一种FinFET半导体器件及其制备方法

一种FinFET半导体器件及其制备方法
【专利摘要】本发明涉及一种FinFET半导体器件及其制备方法，所述方法，包提供半导体衬底；在所述半导体衬底上沉积SiGe材料层，以形成顶部沟料层；图案化所述SiGe材料层和所述半导体衬底，以形成鳍片结构；在鳍片结构上形成栅极结构，以得到含有复合沟道材料层的器件。本发明备过程中引入复合材料层作为沟槽，所述沟槽包括两层，由下往上分别材料层和SiGe材料层，在该器件中所述SiGe材料层作为上层沟道材料使器件在打开状态时的具有较大的电流，所述Si材料层作为下层沟道材可以使器件在断开状态时的具有较小的电流，性能得到极大的提高，而个工艺过程和现有工艺完全兼容，因此过程更加简单，降低了工艺成本。
【专利说明】一种FinFET半导体器件及其制备方法

【技术领域】
[0001]本发明涉及半导体制造工艺，具体地，本发明涉及一种FinFET半导体器件及其制备方法。

【背景技术】
[0002]随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备收到各种物理极限的限制。
[0003]随着CMOS器件的不断缩小来自制造和设计方面的挑战促使三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
[0004]现有技术中FinFET的形成方法如图1所示，首先在所述半导体衬底中形成阱101，如图1a所示，然后在所述阱上形成半导体材料层102，图案化所述半导体材料层得到鳍片图案，在所述鳍片图案上形成栅极结构，如图1b所示，然后形成间隙壁、进行离子注入，最后形成电连接，为了进一步提高器件的性能，在鳍片场效应晶体管中引入了高K金属栅极结构，相对于平面型的高K金属栅极结构，FinFET性能更加优越，能够提高10-20%，但是随着器件的缩小，技术的进步，10-20%的性能提高是远远不够的。
[0005]现有技术中也有将器件中沟道材料替换为SiGe层的器件和方法，但是所述沟道全部替换为SiGe材料后会导致晶体管在关断状态下的电流非常大1ff。
[0006]因此，虽然FinFET相对平面晶体管在性能上具有很大提高，但是仍满足不了器件发展的需要，器件沟道中选用SiGe材料后虽然性能得到提高，但是同时也引起了在关断状态下的电流非常大，为了进一步提高器件的性能，需要对器件的制备方法做进一步的改进。


【发明内容】

[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]为了有效解决上述问题，本发明提出了一种FinFET半导体器件的制备方法，包括:
[0009]提供半导体衬底；
[0010]在所述半导体衬底上沉积SiGe材料层，以形成顶部沟道材料层；
[0011]图案化所述SiGe材料层和部分所述半导体衬底，以形成鳍片结构；
[0012]在所述鳍片结构上形成栅极结构，以得到含有复合沟道材料层的器件。
[0013]作为优选，在所述半导体衬底中形成有阱。
[0014]作为优选，所述半导体衬底为Si。
[0015]作为优选，所述栅极结构为高K金属栅极结构。
[0016]作为优选，所述器件为P型鳍片场效应晶体管。
[0017]作为优选，所述SiGe材料层厚度为5-10nm.
[0018]作为优选，所述SiGe材料层中Ge的含量为15%重量份-45%重量份。
[0019]作为优选，所述方法还包括在形成所述栅极结构之前在所述半导体衬底上形成浅沟槽隔离的步骤。
[0020]作为优选，所述方法还包括以下步骤:
[0021]执行LDD离子注入；
[0022]在所述栅极结构的侧壁上形成第一间隙壁；
[0023]外延生长第一半导体材料层以形成抬升源漏；
[0024]在所述第一间隙壁上形成第二间隙壁；
[0025]执行离子注入，在所述栅极结构两侧形成源漏区并进行退火；
[0026]在所述源漏区上形成自对准硅化物，然后形成电连接。
[0027]作为优选，所述第一半导体材料层为Si材料层。
[0028]作为优选，图案化所述SiGe材料层和部分所述半导体衬底的方法为:
[0029]在所述半导体衬底上形成图案化光刻胶层，以定义所述鳍片结构的图案；
[0030]以所述光刻胶层为掩膜蚀刻所述SiGe材料层和部分所述半导体衬底，形成所述鳍片结构；
[0031]去除所述光刻胶层。
[0032]本发明还提供了一种半导体器件，包括:
[0033]半导体衬底；
[0034]位于所述半导体衬底上的鳍片结构；
[0035]环绕所述鳍片结构的栅极结构；
[0036]其中所述鳍片结构包括位于上层的SiGe材料层和下层的半导体材料层，以形成由复合材料层组成的沟道。
[0037]作为优选，所述半导体材料层为Si材料层。
[0038]作为优选，所述器件为P型鳍片场效应晶体管。
[0039]作为优选，所述栅极结构为高K金属栅极结构。
[0040]在本发明所述半导体器件以及制备方法中，为了避免现有技术中FinFET性能低以及选用SiGe作为沟道时具有大的关断状态电流，在制备过程中引入复合材料层作为沟槽，所述沟槽包括两层，由下往上分别为Si材料层和SiGe材料层，在该器件中所述SiGe材料层作为上层沟道材料层，使器件在打开状态时的具有较大的电流，所述Si材料层作为下层沟道材料层，可以使器件在断开状态时的具有较小的电流，相对与全部选用材料Si层和SiGe材料层作为沟道时性能得到极大的提高，相对于平面器件也具有更大的开-关比(larger on-off rat1),而且整个工艺过程和现有工艺完全兼容，因此过程更加简单，降低了工艺成本。

【专利附图】

【附图说明】
[0041]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0042]图1a-1b为现有技术中制备FinFET制备过程剖面示意图；
[0043]图2a_2b为本发明一【具体实施方式】中FinFET制备过程剖面示意图；
[0044]图3为本发明一【具体实施方式】中制备得到器件的局部示意图
[0045]图4为本发明一【具体实施方式】中制备所述FinFET的工艺流程图。

【具体实施方式】
[0046]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0047]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述改善薄膜沉积时颗粒缺陷的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0048]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0049]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0050]本发明为了克服现有技术中存在的问题，提供了一种FinFET半导体器件的制备方法，包括:
[0051]提供半导体衬底；
[0052]在所述半导体衬底上沉积SiGe材料层，以形成顶部沟道材料层；
[0053]图案化所述SiGe材料层和所述半导体衬底，以形成鳍片结构；
[0054]在所述鳍片结构上形成栅极结构，以得到含有复合沟道材料层的器件。
[0055]下面将结合图2a_2b对本发明所述半导体器件的制备方法进行详细描述，在本发明一【具体实施方式】中所述半导体器件可以为P型鳍片场效应晶体管。
[0056]如图2a所示，提供半导体衬底202，在所述半导体的衬底202中形成有阱201 ；
[0057]所述半导体衬底可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI )、绝缘体上层叠锗化硅(S-SiGeOI )、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底上可以被定义有源区。
[0058]在所述半导体衬底中形成有阱201，在本发明的一【具体实施方式】中所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述P型衬底中形成N阱，在本发明的实施例中，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱。
[0059]作为优选，所述半导体衬底202为Si材料层的厚度为lO-lOOnm，优选为30_50nm。
[0060]在所述半导体衬底202上形成SiGe材料层203，作为优选，在本发明的一具体地实施方式中所述SiGe材料层203的厚度为l_50nm，优选为2_10nm，所述Si材料层202和所述SiGe材料层203但并不局限于所述数值范围，上述范围仅仅是示例性的，本领域技术人员可以根据需要进行选择。作为优选，所述SiGe材料层中Ge的含量为15%重量份-45%重量份。
[0061]所述SiGe材料层203可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。在本发明的一【具体实施方式】中，选用外延生长的方法形成所述SiGe材料层203，具体地，选用GeH4和SiH2Cl2作为反应气体，并选择H2作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000°C，优选为650-750°C，气体压力为 l_50torr，优选为 20_40Torr。
[0062]接着在所述半导体衬底202上形成鳍片结构，如图2b所示，所述器件结构的形成方法为在所述SiGe材料层203上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了所述鳍片的宽度、长度以及位置等，然后以所述光刻胶掩膜层为掩膜蚀刻所述半导体衬底202和SiGe材料层203，在所述半导体衬底上形成鳍片结构，然后去除所述光刻胶掩膜层，去除所述光刻胶掩膜层的方法可以为氧化灰化法。需要注意的是，所述鳍片的形成仅仅是示例性的，并不局限于该方法。
[0063]在本发明的一【具体实施方式】中，以所述被图形化的光刻胶层为掩膜，在通入CF4和CHF3的刻蚀条件下，对所述半导体衬底202和SiGe材料层203进行刻蚀，在该步骤中所述蚀刻压力:50-150mTorr ;功率:300-800ff ;时间:5_15s ;其中气体流量=CF4,10_30sccm ；CHF3,10-30sCCm，需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
[0064]在该步骤中选用干法蚀刻或者湿法蚀刻形成所述鳍片结构，所述鳍片结构形状如图3所示，所述鳍片结构呈上窄下宽的梯形结构，鳍片结构顶部关键尺寸a为2-15nm，优选为6-10nm，所述鳍片结构的底部关键尺寸b为15-30nm，优选为18_20nm，所述鳍片结构的高度H为20-50nm，优选为35_40nm，其中所述鳍片结构的侧壁与所述半导体衬底之间的夹角α小于90°，优选为70° -89°之间。在本发明的一具体地实施方式中，所述鳍片结构的顶部关键尺寸a为8nm，底部关键尺寸b为16nm，高度H为38nm，所述鳍片结构与半导体衬底之间的夹角α为82。，需要说明的是，所述鳍片结构的顶部关键尺寸、底部关键尺寸、高度以及所述夹角α并不仅仅局限于上述所示范围，本领域技术人员可以根据需要进行设置。所述鳍片结构的顶部关键尺寸小于底部关键尺寸，会使所述栅极结构204能够更好的控制所述沟道的顶部，因而SiGe材料层形成的顶部沟道相对于整个沟道来说具有更小的关断状态下的电流，进一步提闻器件的性能。
[0065]然后在所述半导体衬底上形成隔离结构，例如在所述半导体衬底上形成浅沟槽隔离或局部氧化物层，在本发明的一【具体实施方式】中，优选形成浅沟槽隔离结构，所述浅沟槽隔离的形成方法可以选用现有技术中常用的方法，例如首先，在半导体衬底202上沉积氧化物层，接着回蚀刻所述氧化物层，形成顶部低于所述鳍片的浅沟槽隔离结构。
[0066]然后在所述鳍片上形成栅极结构204，所述栅极结构204环绕所述鳍片结构，形成环绕栅极结构204，所述鳍片结构位于所述栅极结构之下，在形成所述环绕栅极结构204之后所述鳍片结构作为沟道，由于所述鳍片结构为复合材料形成，故所形成的沟道也为复合材料；所述环绕栅极结构204相对于现有的平面晶体管，在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
[0067]作为优选，为了进一步提高所述器件的性能，所述栅极结构204为金属栅极结构或高K金属栅极结构，在本发明的一【具体实施方式】中，所述金属栅极结构的形成方法为首先在所述鳍片结构上形成栅极介电层，作为优选，所述栅极介电层为高K介电层来形成所述栅极介电层，例如用在HfO2中引入S1、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。形成所述高K介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。在本发明的实施例中，在所述鳍片结构上形成HfAlON栅极介电层，其厚度为15到60埃。
[0068]在所述栅极材料层上沉积多个薄膜堆栈形成，所述薄膜包括功函数金属层，阻挡层和导电层。所述阻挡层包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。所述沉积阻挡层方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。
[0069]然后进行图案化，以在所述鳍片结构上形成金属栅极结构，所述图案化方法为首先形成图案化的光刻胶层，以所述光刻胶层为掩膜蚀刻所述薄膜堆栈和所述栅极材料层，最后灰化去除所述光刻胶层，但是所述金属栅极结构的图案化方法并不局限于上述示例。
[0070]形成金属栅极之后得到如图2b所示的图案，其中在所述金属栅极结构下的沟道包括两层，分别为位于顶层的SiGe材料层205以及位于所述SiGe材料层205下方的半导体材料层206，在该器件中所述SiGe材料层作为上层沟道材料层，使器件在打开状态时的具有较大的电流，半导体材料层206作为下层沟道材料层，优选为Si，可以使器件在断开状态时的具有较小的电流，相对与全部选用材料Si层或SiGe材料层作为沟道时性能得到极大的提闻。
[0071]在所述栅极的两侧执行LDD离子注入，以形成轻掺杂区域。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；在本发明的一【具体实施方式】中形成的器件为PMOS器件，注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
[0072]在完成所述离子注入后，为了消除高能量的入射离子会与半导体晶格上的原子碰撞、晶格原子发生位移，造成大量的空位，将所述器件在一定的温度下进行退火，以恢复晶体的结构和消除缺陷。退火的温度为200-800°C。
[0073]在所述栅极结构204上形成第一间隙壁，所述第一间隙壁，所述第一间隙壁的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，第一间隙壁的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在栅极结构204两侧形成第一间隙壁的工艺例如化学气相沉积，本实施例中，所述第一间隙壁的厚度可以小到80埃。
[0074]在所述Si材料层202上进一步外延生长第一半导体材料层，作为优选，所述第一半导体材料层为Si材料层，以在所述栅极结构204的两侧形成抬升源漏，所述Si材料层为非掺杂的Si，其厚度为10-30nm，优选为20nm，在本发明的一【具体实施方式】中，所述Si材料层的外延方法为:将氢(H2)气携带四氯化硅(SiCl4)或三氯氢硅(SiHCl3)、硅烷(SiH4)或二氯氢硅(SiH2Cl2)等进入置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在衬底硅表面上外延生长。在该步骤中可以选用98.5%的高稀释比，反应的温度为1500-1800°C，并控制气压为Ipa左右，即可在温度为200°C的衬底上外延生长得到200nm或以上的硅薄膜，在该步骤中还可以调节温度、时间对硅薄膜进行控制。
[0075]在所述第一间隙壁上形成第二间隙壁(spacer);所述第二间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述第二间隙壁为氧化娃、氮化娃共同组成，具体工艺为:在半导体衬底上形成第一氧化娃层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
[0076]在栅极结构204上形成第二间隙壁。所述第二间隙壁，包括氮化物、氧氮化物或它们的组合，是通过沉积和刻蚀形成的。所述第二间隙壁结构可以具有不同的厚度，但从底表面开始测量，所述第二间隙壁结构的厚度通常为10到30nm。
[0077]所述第二间隙壁结构可以包括至少一层氧化物层和/或至少一层氮化物层。需要说明的是，间隙壁结构是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护栅极结构204的侧壁不受损伤。
[0078]作为优选，在形成所述栅极结构204之后，还可以进一步包含在栅极两侧形成源漏区的步骤，具体地，可以通过离子注入或者扩散的方法来形成所述源漏区，作为进一步的优选，在进行离子注入或者扩散后还可以进一步包括一热退火的步骤。
[0079]所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200°C，优选为1050°C，所述热退火步骤时间为l_300s。作为进一步的优选，在本发明中可以选用快速热退火，可以选用以下几种方式中的一种:脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等，但并非局限于所举示例。
[0080]最后在所述抬升源漏上形成电连接，在抬升源漏上沉积导电材料，然后平坦化，用于电连接，导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。较佳地，导电材料为钨材料。在另一实施例中，导电材料可为钴(Co)、钥(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
[0081]作为优选，在一具体实施例中，为了降低接触电阻，在填充所述导电材料之前还进一步包含形成自对准硅化物形成工艺(salicide)，具体地，在半导体衬底表面溅镀金属层，例如镍金属层，然后进行快速升温退火(RTA)工艺，使金属层与栅极以及源极/漏极区域接触的部分反应成硅化金属层，完成自行对准金属硅化物工艺(salicide)。
[0082]金属娃化层(silicide)区域的形成，首先沉积金属层,其可包含镍(nickel)、钴(cobalt)及钼(platinum)或其组合的材料。接着加热衬底，造成金属层与其下的娃层发生硅化作用，金属硅化层区域因而形成。接着使用可侵蚀金属层，但不致侵蚀金属硅化层区域的蚀刻剂，以将未反应的金属层除去。
[0083]图3为本发明一【具体实施方式】中所述半导体器件制备方法流程图，具体地包括以下步骤:
[0084]步骤201提供半导体衬底；
[0085]步骤202在所述半导体衬底上沉积SiGe材料层，以形成顶部沟道材料层；
[0086]步骤203图案化所述SiGe材料层和所述半导体衬底，以形成鳍片结构；
[0087]步骤204在所述半导体衬底上形成浅沟槽隔离；
[0088]步骤205在所述鳍片结构上形成栅极结构，以得到含有复合沟道材料层的器件；
[0089]步骤206执行LDD离子注入；
[0090]步骤207在所述栅极结构的侧壁上形成第一间隙壁；
[0091]步骤208外延生长第一半导体材料层以形成抬升源漏；
[0092]步骤209在所述第一间隙壁上形成第二间隙壁；
[0093]步骤210执行离子注入，在所述栅极结构两侧形成源漏区并进行退火；
[0094]步骤211在所述源漏区上形成自对准硅化物，然后形成电连接。
[0095]此外，本发明提供了所述FinFET器件的制备方法以外，明还提供了一种半导体器件，包括:
[0096]半导体衬底；
[0097]位于所述半导体衬底中的阱；
[0098]位于所述阱上的鳍片结构；
[0099]环绕所述鳍片结构的栅极结构；
[0100]其中所述鳍片结构包括位于上层SiGe材料层和下层的半导体材料层，以形成由复合材料层组成的沟道。
[0101]所述鳍片结构形状如图3所示，所述鳍片结构呈上窄下宽的梯形结构，鳍片结构顶部关键尺寸为2-15nm,优选为6_10nm,所述鳍片结构的底部关键尺寸为15_30nm,优选为12-20nm，所述鳍片结构的高度为20_50nm，优选为35_40nm，其中所述鳍片结构的侧壁与所述半导体衬底之间的夹角α小于90°，优选为70° -89°之间。
[0102]在本发明的一具体地实施方式中，所述鳍片结构的顶部关键尺寸为8nm，底部关键尺寸为16nm，高度为38nm，所述鳍片结构与半导体衬底之间的夹角为82°，需要说明的是，所述鳍片结构的顶部关键尺寸、底部关键尺寸、高度以及所述夹角α并不仅仅局限于上述所示范围，本领域技术人员可以根据需要进行设置。
[0103]其中，所述阱为N阱，所述鳍片结构为P型，所述器件为P型鳍片场效应晶体管。
[0104]作为优选，所述栅极结构为高K金属栅极结构，作为进一步的优选，所述器件还包括:
[0105]位于所述栅极结构上的第一间隙壁和第二间隙壁；
[0106]位于所述栅极结构两侧的浅沟槽隔离；
[0107]位于所述栅极结构两侧的源漏区；
[0108]位于所述栅极结构上的电连接元件。
[0109]在本发明所述半导体器件以及制备方法中，为了避免现有技术中FinFET性能低以及选用SiGe作为沟道时具有大的关断状态电流，在制备过程中引入复合材料层作为沟槽，所述沟槽包括两层，由下往上分别为Si材料层和SiGe材料层，在该器件中所述SiGe材料层作为上层沟道材料层，使器件在打开状态时的具有较大的电流，所述Si材料层作为下层沟道材料层，可以使器件在断开状态时的具有较小的电流，相对与全部选用材料Si层和SiGe材料层作为沟道时性能得到极大的提高，相对于平面器件也具有更大的开-关比(larger on-off rat1),而且整个工艺过程和现有工艺完全兼容，因此过程更加简单，降低了工艺成本。
[0110]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种FinFET半导体器件的制备方法，包括: 提供半导体衬底； 在所述半导体衬底上沉积SiGe材料层，以形成顶部沟道材料层； 图案化所述SiGe材料层和部分所述半导体衬底，以形成鳍片结构； 在所述鳍片结构上形成栅极结构，以得到含有复合沟道材料层的器件。
2.根据要求I所述的方法，其特征在于，在所述半导体衬底中形成有阱。
3.根据要求I所述的方法，其特征在于，所述半导体衬底为Si。
4.根据要求I所述的方法，其特征在于，所述栅极结构为高K金属栅极结构。
5.根据要求I所述的方法，其特征在于，所述半导体器件为P型鳍片场效应晶体管。
6.根据要求I所述的方法，其特征在于，所述SiGe材料层厚度为5-10nm。
7.根据要求I所述的方法，其特征在于，所述SiGe材料层中Ge的含量为15%重量份-45%重量份。
8.根据要求I所述的方法，其特征在于，所述方法还包括在形成所述栅极结构之前在所述半导体衬底上形成浅沟槽隔离的步骤。
9.根据要求I所述的方法，其特征在于，所述方法还包括以下步骤: 执行LDD离子注入； 在所述栅极结构的侧壁上形成第一间隙壁； 外延生长第一半导体材料层以形成抬升源漏； 在所述第一间隙壁上形成第二间隙壁； 执行离子注入，在所述栅极结构两侧形成源漏区并进行退火； 在所述源漏区上形成自对准硅化物，然后形成电连接。
10.根据要求9所述的方法，其特征在于，所述第一半导体材料层为Si材料层。
11.根据要求I所述的方法，其特征在于，图案化所述SiGe材料层和部分所述半导体衬底的方法为: 在所述半导体衬底上形成图案化光刻胶层，以定义所述鳍片结构的图案； 以所述光刻胶层为掩膜蚀刻所述SiGe材料层和部分所述半导体衬底，形成所述鳍片结构； 去除所述光刻胶层。
12.—种FinFET半导体器件，包括: 半导体衬底； 位于所述半导体衬底上的鳍片结构； 环绕所述鳍片结构的栅极结构； 其中所述鳍片结构包括位于上层的SiGe材料层和下层的半导体材料层，以形成由复合材料层组成的沟道。
13.根据权利要求12所述的器件，其特征在于，所述半导体材料层为Si材料层。
14.根据权利要求12所述的器件，其特征在于，所述器件为P型鳍片场效应晶体管。
15.根据权利要求12所述的器件，其特征在于，所述栅极结构为高K金属栅极结构。
【文档编号】H01L29/78GK104183488SQ201310190270
【公开日】2014年12月3日 申请日期:2013年5月21日 优先权日:2013年5月21日
【发明者】黄新运 申请人:中芯国际集成电路制造(上海)有限公司