薄膜晶体管基板及其制造方法
【专利摘要】一种薄膜晶体管基板，包括：基底基板；有源图案，设置在基底基板上；栅绝缘图案，设置在有源图案上；栅电极，设置在栅绝缘图案上并交叠沟道；和光阻挡图案，设置在基底基板与有源图案之间并具有大于有源图案的尺寸。有源图案包括源电极、漏电极、和在源电极与漏电极之间的沟道。
【专利说明】薄膜晶体管基板及其制造方法【技术领域】
[0001]本发明的示范实施方式涉及薄膜晶体管基板以及制造薄膜晶体管的方法。更具体地，本发明的一个或多个示范实施方式涉及薄膜晶体管基板以及制造该薄膜晶体管的方法，该薄膜晶体管基板能减少或有效地防止由入射到其上的外界光导致的可靠性降低。
【背景技术】
[0002]通常，用于驱动显示装置中的像素的开关元件诸如薄膜晶体管包括栅电极、源电极、漏电极和在源电极与漏电极之间形成沟道的沟道层。沟道层包括半导体层，半导体层包括非晶硅、多晶硅、氧化物半导体等等。
[0003]栅电极与沟道层交叠，并可以设置在沟道层上方或下方。
[0004]然而，包括非晶硅、多晶硅、氧化物半导体等等的半导体层的电特性可以通过诸如外界光而退化。因此，薄膜晶体管可以包括光阻挡层以减小或防止开关元件的可靠性下降。
【发明内容】
[0005]本发明的一个或多个示范实施方式提供一种能够保护沟道层不受外界光影响的
薄膜晶体管基板。
[0006]本发明的一个或多个示范实施方式还提供一种制造薄膜晶体管基板的方法。
[0007]根据本发明的示范实施方式，薄膜晶体管基板包括:基底基板；有源图案，设置在基底基板上；栅绝缘图案，设置在有源图案上；栅电极，设置在栅绝缘图案上并交叠沟道；和光阻挡图案，设置在基底基板与有源图案之间并具有大于有源图案的尺寸。有源图案包括源电极、漏电极、和设置在源电极与漏电极之间的沟道。
[0008]在示范实施方式中，源电极、漏电极和沟道设置在薄膜晶体管基板的相同层中。
[0009]在示范实施方式中，薄膜晶体管基板还包括电连接到栅电极的栅线，该栅电极从栅线延伸。
[0010]在一示范实施方式中，光阻挡图案包括在第一方向延伸并交叠一部分栅线的第一部分、沿交叉第一方向的第二方向从第一部分延伸并交叠栅电极的第二部分、和从第二部分延伸并交叠有源图案的第三部分。
[0011]在示范实施方式中，光阻挡图案交叠整个栅电极和整个有源图案。
[0012]在不范实施方式中，光阻挡图案包括在第一方向延伸并交叠有源图案的第一区域、沿交叉第一方向的第二方向从第一区域延伸并交叠栅电极的第二区域。
[0013]在示范实施方式中，栅电极的一部分从沟道暴露，栅电极的暴露部分交叠光阻挡图案。
[0014]在示范实施方式中，薄膜晶体管基板还包括设置在光阻挡图案与有源图案之间的缓冲图案，缓冲图案包括硅氧化物或硅氮化物。
[0015]在示范实施方式中，薄膜晶体管基板还包括设置在光阻挡图案与基底基板之间的缓冲层。[0016]在示范实施方式中，薄膜晶体管基板还包括电连接到源电极的数据线和覆盖数据线的数据绝缘层，光阻挡图案设置在数据绝缘层上。
[0017]在示范实施方式中，光阻挡图案包括硅锗合金、锗或钛氧化物。
[0018]在示范实施方式中，光阻挡图案的厚度为大约100埃到大约2，000埃。
[0019]在示范实施方式中，有源图案包括金属氧化物，该金属氧化物包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、锌铟氧化物(ZIO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)或铟锌锡氧化物(IZTO)。
[0020]根据本发明的另一示范实施方式，薄膜晶体管基板包括:基底基板；有源图案，设置在基底基板上；栅绝缘图案，设置在有源图案上；栅电极，设置在栅绝缘图案上并交叠沟道；和光阻挡图案，设置在基底基板与有源图案之间并包括硅锗合金。有源图案包括源电极、漏电极、和设置在源电极与漏电极之间的沟道。
[0021]在示范实施方式中，光阻挡图案具有包括硅锗合金层和锗层的多层结构。
[0022]根据本发明的示范实施方式，提供一种制造薄膜晶体管基板的方法。在该方法中，光阻挡层提供在基底基板上。半导体层提供在光阻挡层上。半导体层被图案化以形成半导体图案。栅绝缘层和栅金属层提供在半导体图案上。栅金属层被图案化以形成栅电极。栅绝缘层被图案化以形成栅绝缘图案。通过使用栅电极和半导体图案作为掩模来图案化光阻挡层，以形成具有大于半导体图案的尺寸的光阻挡图案。
[0023]在示范实施方式中，栅绝缘图案的形成暴露出半导体图案的一部分，该方法可以还包括提供等离子体到半导体图案的暴露部分以形成源电极和漏电极。
[0024]在示范实施方式中，在提供光阻挡层之前，数据线形成在基底基板上，并且提供数据绝缘层以覆盖数据线。
[0025]在示范实施方式中，在提供半导体层之前，缓冲层提供在光阻挡层上。
[0026]在示范实施方式中，在提供光阻挡层之前，缓冲层提供在基底基板上。
[0027]根据上述一个或多个示范实施方式，在具有顶栅结构的薄膜晶体管基板中，光阻挡图案可以通过使用先前形成的栅电极和半导体图案作为掩模而形成。因此，可以形成光阻挡图案而没有额外的掩模而且不降低具有该薄膜晶体管基板的显示装置的开口率。此夕卜，光阻挡图案可以具有增加的尺寸使得可以有效地防止或减小由于泄漏的光而导致的薄膜晶体管基板的薄膜晶体管的退化。
[0028]此外，光阻挡图案可以包括硅锗合金，使得薄膜晶体管的可靠性可以增加。
【专利附图】
【附图说明】
[0029]通过以下结合附图的详细说明可以更具体地理解本发明的示范实施方式，在附图中:
[0030]图1是示出根据本发明的薄膜晶体管基板的示范实施方式的平面图。
[0031]图2是沿图1的线1-1’截取的截面图。
[0032]图3、4、6、7、8、9、12和13是示出图1和图2所示的薄膜晶体管基板的制造方法的
示范实施方式的截面图。
[0033]图5是示出包括硅锗合金的光阻挡层的透光率和光密度的曲线图。
[0034]图10和图11是示出根据本发明的薄膜晶体管基板的光阻挡图案的示范实施方式的平面图。
[0035]图14是示出根据本发明的薄膜晶体管基板的另一示范实施方式的截面图。
[0036]图15到图19是示出制造图14所示的薄膜晶体管基板的方法的示范实施方式的截面图。
[0037]图20是示出根据本发明的薄膜晶体管基板的另一示范实施方式的截面图。
[0038]图21到图26是示出制造图20所示的薄膜晶体管基板的方法的示范实施方式的截面图。
[0039]图27是示出根据本发明的薄膜晶体管基板的又一示范实施方式的截面图。
[0040]图28到图33是示出制造图27所示的薄膜晶体管基板的方法的示范实施方式的截面图。
【具体实施方式】
[0041]在下文将参考附图更充分地描述本发明，在附图中示出了本发明的示范实施方式。然而，本发明可以以许多不同的形式实施，不应该理解为限于在此阐述的示范实施方式。而是，提供这些实施方式使得本公开彻底和完整，并将向本领域技术人员充分传达本发明的范围。在附图中，为了清晰可以夸大层和区域的尺寸和相对尺寸。
[0042]将理解，当元件或层被称为“在”另一元件“上”或“连接到”另一元件或层时，该元件或层可以直接“在”另一元件或层“上”或直接连接到另一元件或层，或者可以存在插入元件或层。相反，当一元件被称为“直接”在另一元件或层“上”或者“直接连接到”另一元件或层时，没有插入元件或层存在。如在此使用的，连接可以指元件被物理地连接和/或电连接到彼此。相同的附图标记始终指代相同的元件。如在此所用的，术语"和/或"包括一个或多个相关所列项目的任何及所有组合。
[0043]将理解，尽管术语“第一”、“第二”、“第三”等在这里可以用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该被这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一区域、层或部分。因此，在下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分而不背离本发明的教导。
[0044]为了便于描述，空间相对术语，诸如“在...之下”、“下”、“在...下面”、“在...上
面”、“上”等等，在这里可以用于描述一个元件或特征与其他(诸)元件或特征如附图所示的关系。将理解，空间相对术语旨在包括除图中所示的取向之外器件在使用或操作中的不同的取向。例如，如果在附图中的器件被翻转，被描述为“在”其他元件或特征“之下”或“下面”的元件将取向为在其他元件或特征“上面”。因此，示范性术语“在...之下”可以包括之上和之下两个取向。器件可以被不同地定位(旋转90度或在其他的取向)，相应地解释这里使用的空间相对描述符。
[0045]在此使用的术语仅仅是为了描述特定实施方式的目的，而非旨在限制本发明。如在此所用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文清楚地另有指示。将进一步理解，术语“包括”和/或“包含”当在本说明书中使用时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但是不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。[0046]在此参考截面图描述了根据本发明的示范实施方式，该截面图是本发明的理想化实施方式(及中间结构)的示意图。这样，由制造技术和/或公差引起的图示形状的偏离是可能发生的。因此，在此描述的本发明的实施方式不应该理解为限于在此示出的区域的特定形状，而是包括例如由制造引起的形状的偏差。
[0047]除非另外限定，否则在此使用的所有术语(包括技术术语和科学术语)具有本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解，术语，诸如那些在通用词典中限定的术语，应该理解为具有与它们在相关技术的语境中的含义一致的含义，而不应理解为理想化或过度形式化的含义，除非在此明确地如此限定。
[0048]在此描述的所有方法可以以适当的顺序执行，除非在此另有所述或明显地与上下文矛盾。任何及所有示例的使用，或示例语言(例如，“诸如”)仅旨在更好地示出本发明而并非对本发明的范围作出限制，除非另有要求。当在此使用时，本说明书中的任何语言不应理解为表示任何非限制元件对于本发明的实践是必要的。
[0049]在下文，将参考附图详细说明本发明的示范实施方式。
[0050]图1是示出根据本发明的薄膜晶体管基板的示范实施方式的平面图。图2是沿图1的线1-1’截取的截面图。
[0051]参考图1和图2，薄膜晶体管基板100包括基底基板110、栅线GL、数据线DL、有源图案120和光阻挡图案140。
[0052]栅线GL具有在平面图中的第一方向Dl延伸的纵轴，数据线DL具有在交叉第一方向Dl的第二方向D2延伸的纵轴。在一个示范实施方式中，例如，第一方向Dl可以基本上垂直于第二方向D2，但不限于此或由此限制。
[0053]栅线GL电连接到栅电极GE。在一个示范实施方式中，例如，栅电极GE可以与栅线GL相连并沿第二方向D2从栅线GL突出。
[0054]有源图案120包括沟道122、源电极124和与源电极124间隔开的漏电极126。在示范实施方式中，沟道122、源电极124和漏电极126由相同的材料层形成从而连续地设置在薄膜晶体管基板100的相同层中。沟道122设置在源电极124与漏电极126之间。
[0055]沟道122交叠栅电极GE。具体地，栅电极GE设置在沟道122上使得沟道122位于栅电极GE与基底基板110之间。栅绝缘图案160设置在栅电极GE与沟道122之间。栅电极GE可以交叠整个沟道122，但不限于此或由此限制。
[0056]在示范实施方式中，在平面图中，栅电极GE的尺寸可以等于或大于沟道122的尺寸。当栅电极GE的尺寸大于沟道122的尺寸时，栅电极GE的不交叠沟道122的部分可以在第二方向D2从沟道122突出，或可以在与第二方向D2相反的方向从沟道122突出。在一个示范实施方式中，例如，栅电极GE关于第二方向D2的上部或下部可以不与沟道122交叠，如图1所示。
[0057]在示范实施方式中，薄膜晶体管基板100还包括电连接到漏电极126的像素电极PE0
[0058]数据线DL位于基底基板110上，并电连接到源电极124。在一个示范实施方式中，例如，数据线DL可以通过连接电极130电连接到源电极124。薄膜晶体管基板100可以还包括在基底基板110上并覆盖(例如，交叠)数据线DL的数据绝缘层115。
[0059]沟道122、源电极124、漏电极126和栅电极GE构成薄膜晶体管。当栅信号通过栅线GL施加到栅电极GE时，沟道122变得导电。因此，从数据线DL提供的数据信号通过连接电极130、源电极124、沟道122和漏电极126被施加到像素电极PE。
[0060]薄膜晶体管基板100还包括钝化层170和有机绝缘层180。钝化层170覆盖薄膜晶体管和数据绝缘层115，有机绝缘层180覆盖钝化层170。像素电极PE和连接电极130位于有机绝缘层180上。
[0061]在示范实施方式中，数据线DL直接在基底基板110上，但不限于此或由此限制。备选地，数据线DL可以在钝化层170上。
[0062]连接电极130通过贯穿有机绝缘层180、钝化层170和数据绝缘层115的厚度延伸的第一接触孔CHl连接到数据线DL，并通过贯穿有机绝缘层180和钝化层170的厚度延伸的第二接触孔CH2连接到源电极124。像素电极PE通过贯穿有机绝缘层180和钝化层170的厚度延伸的第三接触孔CH3连接到漏电极126。
[0063]光阻挡图案140设置在沟道122下方。光阻挡图案140覆盖沟道122的下表面以减小或有效地防止外界光从薄膜晶体管基板100下方进入沟道122。
[0064]在示范实施方式中，光阻挡图案140交叠包括沟道122的整个有源图案120以及整个栅电极GE。因此，当栅电极GE的一部分不交叠沟道122时，光阻挡图案140交叠整个栅电极GE以及整个沟道122。因此，在平面图中，光阻挡图案140可以大于有源图案120。在一个示范实施方式中，缓冲图案150设置在光阻挡图案140与有源图案120之间，光阻挡图案140设置在数据绝缘层115上。
[0065]备选地，附加的缓冲层可以在基底基板110与光阻挡图案140之间。当附加的缓冲层在基底基板110与光阻挡图案140之间时，数据线DL可以直接在基底基板110上或在附加的缓冲层上。
[0066]图3、4、6、7、8、9、12和13是示出制造图1和图2的薄膜晶体管基板的方法的示范
实施方式的截面图。
[0067]参考图3，数据线DL被提供(诸如形成)在基底基板110上。基底基板110可以包括玻璃基板、石英基板、硅基板、塑料基板等等。
[0068]数据金属层形成在基底基板110上并通过诸如光刻工艺被图案化以形成数据线DL0
[0069]数据线DL可以包括诸如铜、银、铬、钥、铝、钛、锰或其合金的材料。数据线DL可以具有单层结构或包括多个不同材料的金属层的多层结构。在一个示范实施方式中，例如，数据线DL可以包括铜层和设置在铜层之上和/或之下的钛层。
[0070]备选地，数据线DL可以包括金属层和设置在金属层之上和/或之下的氧化物层。在一个示范实施方式中，例如，数据线DL可以包括铜层和设置在铜层之上和/或之下的氧化物层。氧化物层可以包括铟锌氧化物(IZO)、铟锡氧化物(ITO)、镓锌氧化物(GZO)和锌铝氧化物(ZAO)中的至少一种。
[0071]参考图4，数据绝缘层115、光阻挡层240、缓冲层250和半导体层220顺序地形成在包括位于其上的数据线DL的基底基板110上。
[0072]数据绝缘层115覆盖数据线DL。数据绝缘层115可以包括诸如硅氧化物、硅氮化物等等的材料。
[0073]光阻挡层240形成在数据绝缘层115上。由于半导体层220在随后的蚀刻光阻挡层240的工艺中暴露于蚀刻剂，所以光阻挡层240可以包括关于半导体层220具有蚀刻选择性的材料。
[0074]光阻挡层240可以包括金属、合金、无机绝缘材料和有机绝缘材料中的至少一种。在示范实施方式中，光阻挡层240可以包括硅锗合金、锗、和钛氧化物中的至少一种。在一个示范实施方式中，光阻挡层240包括硅锗合金(SiGe)。
[0075]在示范实施方式中，沟道可以包括氧化物半导体。氧化物半导体对于具有不超过大约450纳米(nm)的波长的紫外(UV)线特别脆弱。硅锗合金具有高的UV阻挡能力。因此，包括硅锗合金的光阻挡层240可以有效地阻挡由光源等产生的紫外线，由此保护沟道。
[0076]在示范实施方式中，光阻挡层220的硅锗合金可以具有非晶相。光阻挡层220可以具有包括硅锗合金的单层结构或包括硅锗合金层和锗层的多层结构。锗层可以设置在硅锗合金层之上或之下。
[0077]光阻挡层220的厚度可以为大约100埃(A )至大约2,000人。当光阻挡层220的厚度小于大约100A时，由光阻挡层220形成的光阻挡图案140的光阻挡能力会减小，使得包括有源图案120的薄膜晶体管的电特性减弱。当光阻挡层220的厚度大于大约2,000人时，由光阻挡层220形成的光阻挡图案140可以与有源图案120的源电极124或漏电极126形成电容，由此延迟信号。
[0078]在一个示范实施方式中，光阻挡层220的厚度可以为大约700人至大约2,000人。当光阻挡层220的厚度不小于大约600A时，光阻挡图案可以具有高的光密度。
[0079]图5是示出包括硅锗合金的光阻挡层240的透光率百分比)和光密度的曲线图。在图5中，(I)表示包括具有大约300A厚度的硅锗层的光阻挡层240，(2)表示包括具有大约100A厚度的硅锗层和具有大约300人厚度的锗层的光阻挡层240，(3)表示包括具有大约500人厚度的硅锗层的光阻挡层240，(4)表示包括具有大约300人厚度的硅锗层和具有大约300人厚度的锗层的光阻挡层240，(5)表示包括具有大约700埃厚度的硅锗层的光阻挡层240，(6)表示包括具有大约500人厚度的硅锗层和具有大约300A厚度的锗层的光阻挡层240，(7)表示包括具有大约700人厚度的硅锗层和具有大约300A厚度的锗层的光阻挡层240。
[0080]参考图5，应该注意到，具有硅锗层和锗层的双层结构的光阻挡层240与具有硅锗层的单层结构的光阻挡层240相比，具有低的透光率和高的光密度。此外，当光阻挡层240的厚度不小于大约600人时，光阻挡层240对于具有不超过大约450nm的波长的光可以具有不超过大约I %的透光率。此外，当光阻挡层240的厚度不小于大约1,000A时，光阻挡层240对于具有不超过大约450nm波长的光可以具有接近大约I %的透光率，并可以具有不小于大约4的光密度。
[0081]因此，应该注意到，根据本发明的薄膜晶体管基板的示范实施方式包括由包括硅锗合金的光阻挡层240形成的光阻挡图案140，该薄膜晶体管基板的示范实施方式可以增加包括该光阻挡图案140的薄膜晶体管的可靠性。
[0082]缓冲层250形成在光阻挡层240上。在一个示范实施方式中，例如，缓冲层250可以包括绝缘氧化物，诸如硅氧化物、铝氧化物、铪氧化物、钇氧化物等等。
[0083]半导体层220形成在缓冲层250上。半导体层220可以包括多晶硅、氧化物半导体等等。在示范实施方式中，半导体层220包括氧化物半导体。
[0084]氧化物半导体可以包括金属氧化物半导体，但是不限于此或由此限制。在一个示范实施方式中，例如，氧化物半导体可以包括锌、铟、镓、锡、钛、磷等等。这些可以单独使用或组合使用。金属氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、锌铟氧化物(ZIO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)和铟锌锡氧化物(IZTO)中的至少一种。
[0085]数据绝缘层115、光阻挡层240、缓冲层250和半导体层220可以根据使用的材料通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、溶液涂覆工艺、溅射工艺等来形成。
[0086]参考图6，半导体层220被图案化以形成半导体图案222。具体地，光致抗蚀剂图案PR形成在半导体层220上，半导体层220通过使用光致抗蚀剂图案PR作为掩模来蚀刻。
[0087]参考图7，栅绝缘层260和栅金属层290形成在半导体图案222和缓冲层250上。
[0088]栅绝缘层260覆盖半导体图案222，并可以包括硅氧化物、硅氮化物等等。
[0089]栅金属层290形成在栅绝缘层260上。栅金属层290可以包括铜、银、铬、钥、铝、钛、锰或其合金。栅金属层290可以具有单层结构或包括具有不同材料的多个金属层的多层结构。在一个示范实施方式中，例如，栅金属层290可以包括铜层以及设置在铜层之上和/或之下的钛层。
[0090]备选地，栅金属层290可以包括金属层以及设置在金属层之上和/或之下的氧化物层。在一个示范实施方式中，例如，栅金属层290可以包括铜层以及设置在铜层之上和/或之下的氧化物层。氧化物层可以包括铟锌氧化物、铟锡氧化物、镓锌氧化物和锌铝氧化物中的至少一种。
[0091]参考图8，栅金属层290和栅绝缘层260被图案化以分别形成栅电极GE、栅线GL以及栅绝缘图案160。
[0092]具体地，栅金属层290被图案化以形成栅电极GE和栅线GL。在下文，栅绝缘层260通过使用栅电极GE和栅线GL作为掩模来被图案化以形成栅绝缘图案160。因此，栅绝缘图案160具有在平面图中与栅电极GE和栅线GL基本上相同的形状。
[0093]半导体图案222的一部分在图案化栅绝缘层260以形成栅绝缘图案160的工艺中被暴露。然而，由于栅绝缘层260包括不同于半导体图案222的材料，所以栅绝缘层260关于半导体图案222具有蚀刻选择性。因此，半导体图案222不被蚀刻。
[0094]在示范实施方式中，栅绝缘层260可以包括类似于缓冲层250的材料。因此，缓冲层250可以在蚀刻栅绝缘层260以形成栅绝缘图案160的工艺中被蚀刻。因此，设置在缓冲层250之下的光阻挡层240通过缓冲层250的蚀刻而被暴露，缓冲层250的设置在半导体图案250之下的部分保留以形成缓冲图案150。
[0095]参考图9，光阻挡层240通过使用栅电极160和半导体图案222作为掩模被蚀刻以形成光阻挡图案140。因此，数据绝缘层115通过光阻挡层240的蚀刻而被暴露。
[0096]图10是示出根据本发明的薄膜晶体管基板的光阻挡图案的示范实施方式的平面图。
[0097]参考图10，光阻挡图案140包括交叠一部分栅线GL的第一部分142、连续地从第一部分142延伸并交叠栅电极GE的第二部分144、和连续地从第二部分144延伸并交叠半导体图案222的第三部分146。第一部分142、第二部分144和第三部分146可以共同形成单个的、统一的、不可分的光阻挡图案140。
[0098]在不出的不范实施方式中，例如,第一部分142具有在第一方向Dl延伸的纵轴,第二部分144具有在第二方向D2延伸的纵轴，第三部分146具有在第一方向Dl延伸的纵轴。在平面图中，第二部分144的边缘基本上与栅电极GE的边缘重合，第三部分146的边缘基本上与半导体图案222的边缘重合。因此，光阻挡图案140的交叠半导体图案222的部分在第一方向Dl的宽度Wl基本上与半导体图案222在第一方向Dl的宽度相同。此外，光阻挡图案140的交叠栅电极GE的部分在第二方向D2的宽度W2基本上与栅电极GE在第二方向D2的宽度相同。
[0099]如图10所示，光阻挡图案140可以交叠包括栅电极GE的整个栅线GL。备选地，光阻挡图案140可以交叠栅线GL的邻近栅电极GE的部分，即小于整个栅线GL。由于栅线GL由金属层形成，所以栅线GL具有高的反射率。因此，当入射在栅线GL的下表面上的光被反射以进入沟道122时，薄膜晶体管的电特性会变差。在示范实施方式中，光阻挡图案140交叠反射栅线GL的一部分以阻挡入射光，由此改善薄膜晶体管的可靠性。
[0100]缓冲图案150在平面图中具有与光阻挡图案140基本上相同的形状。
[0101]在示范实施方式中，光阻挡图案140的交叠栅电极GE和整个半导体图案222的部分在平面图中形成十字形。然而，光阻挡图案140的该部分的形状可以根据半导体图案222和栅电极GE的形状和/或设置而改变。在一个示范实施方式中，例如，光阻挡图案140可以具有T形、四边形、矩形等等。
[0102]备选地，光阻挡图案140可以不与栅线GL交叠，并可以与栅电极GE和半导体图案222交叠。即，栅线GL可以通过光阻挡图案140被暴露。参考图11，光阻挡图案141包括交叠栅电极GE的第一部分143、沿第一方向Dl从第一部分143连续地延伸并交叠半导体图案222的第二部分145。第一部分143和第二部分145可以共同形成单个的、统一的、不可分的光阻挡图案141。
[0103]因此，在平面图中，第一部分143的边缘基本上与栅电极GE的边缘重合，第二部分145的边缘基本上与半导体图案222的边缘重合。因此，光阻挡图案141的交叠半导体图案222的部分在第一方向Dl的宽度Wl基本上与半导体图案222在第一方向Dl的宽度相同。此外，光阻挡图案141的交叠栅电极GE的部分在第二方向D2的宽度W2基本上与栅电极GE在第二方向D2的宽度相同。
[0104]当单独的掩模用于形成光阻挡图案140时，用于薄膜晶体管基板的制造成本会不期望地增加，具有该薄膜晶体管基板的显示装置的开口率(opening ratio)会不期望地减小。在本发明的一个或多个示范实施方式中，光阻挡层240通过使用已有的栅电极GE、栅线GL和半导体图案222作为掩模而被图案化。因此，光阻挡图案140可以由光阻挡层240形成而没有额外的掩模，使得具有光阻挡图案140的薄膜晶体管基板的显示装置的开口率不会实质上减小。此外，由于光阻挡图案140具有等于或大于半导体图案222的尺寸，所以薄月吴晶体管基板的光阻挡能力可以提闻。
[0105]再次参考图9，沟道222、源电极124和漏电极126由半导体图案222形成。具体地，半导体图案222的被栅电极GE和栅绝缘图案160暴露的部分被转变为源电极124和漏电极126。[0106]在示范实施方式中，例如，半导体图案222可以被等离子体处理以形成源电极124和漏电极126。在一个不范实施方式中,例如,半导体图案222的暴露部分可以被提供有在图 9 中由向下的箭头指示的 H2' He、PH3> NH3> SiH4' CH4、C2H2' B2H6' CO2, GeH4' H2Se' H2S' Ar、N2^N2OXHF3等等离子体气PT。因此，包括在半导体图案222中的至少一部分的半导体材料被减少以形成金属导体。结果，半导体图案222的被减少的部分形成源电极124和漏电极126，半导体图案222的被栅电极GE和栅绝缘图案160覆盖的部分保留以作为沟道122。
[0107]备选地，半导体图案222可以在还原气体的气氛中被加热或可以被离子注入，以形成源电极124和漏电极126。
[0108]在示出的示范实施方式中，源电极124和漏电极126在光阻挡层240被图案化之后形成。备选地，源电极124和漏电极126可以在光阻挡层240被图案化之前形成。
[0109]参考图12，钝化层170被形成以覆盖栅电极GE、源电极124、漏电极126和数据绝缘层115，有机绝缘层180形成在钝化层170上。
[0110]钝化层170可以包括硅氧化物、硅氮化物等等。有机绝缘层180平坦化薄膜晶体管基板的表面。在示范实施方式中，光致抗蚀剂组成物可以涂覆在钝化层170上以形成有机绝缘层180。
[0111]参考图13，数据绝缘层115、钝化层170和有机绝缘层180被图案化以形成接触孔。
[0112]在一个示范实施方式中，例如，数据绝缘层115、钝化层170和有机绝缘层180被图案化以形成暴露数据线DL的第一接触孔CH1。钝化层170和有机绝缘层180被图案化以形成暴露源电极124的第二接触孔CH2和暴露漏电极126的第三孔CH3。
[0113]在形成接触孔CH1、CH2和CH3的一个示范实施方式中，例如，有机绝缘层180被暴露于光。在下文，显影液被提供到有机绝缘层180以去除暴露部分或未暴露部分，由此图案化有机绝缘层180。钝化层170和数据绝缘层115通过使用图案化的有机绝缘层180作为掩模而蚀刻以形成第一至第三接触孔CH1、CH2和CH3。
[0114]在下文，透明导电层形成在图案化的有机绝缘层180上。透明导电层可以包括铟锌氧化物、铟锡氧化物等等。
[0115]透明导电层被图案化以形成在图2中示出的连接电极130和像素电极PE。连接电极130通过第一接触孔CHl接触数据线DL，并通过第二接触孔CH2接触源电极124。像素电极PE通过第三接触孔CH3接触漏电极126。
[0116]在示范实施方式中，薄膜晶体管的栅电极GE在形成半导体图案222之后形成，光阻挡图案140通过使用半导体图案222和栅电极GE作为掩模而形成。因此，可以形成光阻挡图案140而没有实质降低具有包括薄膜晶体管的薄膜晶体管基板的显示装置的开口率。此外，由于光阻挡图案140具有大于半导体图案222的尺寸，所以可以减少或有效地防止入射到薄膜晶体管的沟道122的光泄漏。
[0117]根据本发明的薄膜晶体管基板的一个或多个示范实施方式可以用于液晶显示器的阵列基板，但是不限于此。在替代的示范实施方式中，例如，薄膜晶体管基板可以用于另一显示装置，诸如有机电致发光(EL)显示装置、具有薄膜晶体管的电路基板、半导体装置等等。对本领域普通技术人员来说明显的是，可以进行各种修改而不背离由权利要求限定的本发明的精神和范围。[0118]图14是示出根据本发明的薄膜晶体管基板的另一示范实施方式的截面图。具体地，图14示出基本上与图2相同的截面图，诸如沿图1的线Ι-T的截面图。
[0119]参考图14，薄膜晶体管基板300包括基底基板310、栅线GL、数据线DL、有源图案320和光阻挡图案340。
[0120]有源图案320包括沟道322、源电极324和漏电极326。在示范实施方式中，沟道322、源电极324和漏电极326由相同的材料层形成以连续地设置在薄膜晶体管基板300的相同层中。沟道322设置在源电极324与漏电极326之间。漏电极326电连接到像素电极PE。栅绝缘图案360设置在栅电极GE与沟道322之间。
[0121]数据线DL位于基底基板310上，并电连接到源电极324。数据绝缘层315覆盖数据线DL和基底基板310。
[0122]在示范实施方式中，数据线DL直接在基底基板310上。备选地，数据线DL可以在钝化层370上。
[0123]钝化层370覆盖栅电极GE、有源图案320和数据绝缘层315，有机绝缘层380覆盖钝化层370。像素电极PE和连接电极330在有机绝缘层380上。连接电极130通过第一接触孔CHl连接到数据线DL，并通过第二接触孔CH2连接到源电极324。像素电极PE通过第三接触孔CH3连接到漏电极326。
[0124]光阻挡图案340设置在沟道322下方。光阻挡图案340交叠整个栅电极GE和包括沟道322的整个有源图案320。因此，光阻挡图案340在平面图中具有大于有源图案320的尺寸。
[0125]在示范实施方式中，薄膜晶体管基板300不包括图2所示的缓冲图案150。因此，光阻挡图案340可以接触有源图案320。
[0126]备选地，缓冲层可以附加地位于基底基板310与光阻挡图案340之间。当附加的缓冲层在基底基板310与光阻挡图案340之间时，数据线DL可以直接在基底基板310上或在附加的缓冲层上。
[0127]薄膜晶体管基板300基本上与图1和图2所示的薄膜晶体管基板100相同，除了没有缓冲图案150之外。因此，将省略任何重复说明。
[0128]图15到图19是示出制造图14所示的薄膜晶体管基板的方法的示范实施方式的截面图。
[0129]参考图14，数据线DL被提供(诸如形成)在基底基板310上。在一个示范实施方式中，例如，数据金属层形成在基底基板310上，并通过光刻工艺被图案化以形成数据线DL0
[0130]在下文，数据绝缘层315、光阻挡层440和半导体层420被顺序地形成在基底基板310 上。
[0131]参考图16，半导体层420被图案化以形成半导体图案422。具体地，光致抗蚀剂图案PR形成在半导体层420上，半导体层420通过使用光致抗蚀剂图案PR作为掩模来蚀刻。
[0132]参考图17，栅绝缘层460和栅金属层490形成在半导体图案422和光阻挡层440上。
[0133]参考图18，栅金属层490和栅绝缘层460被图案化以分别形成栅电极GE、栅线GL以及栅绝缘图案360。具体地，栅金属层490被图案化以形成栅电极GE和栅线GL。在下文，栅绝缘层460通过使用栅电极GE和栅线GL作为掩模来图案化以形成栅绝缘图案360。因此，半导体图案422和光阻挡层440的设置在栅绝缘层460下方的部分通过形成栅电极GE、栅线GL和栅绝缘图案360而被暴露。
[0134]参考图19，光阻挡层440通过使用栅电极GE和半导体图案422作为掩模被蚀刻以形成光阻挡图案340。因此，光阻挡图案340交叠基本上整个栅电极GE和基本上整个半导体图案422。具体地，光阻挡图案340可以具有基本上与图10所示的光阻挡图案的示范实施方式相同的形状。
[0135]沟道322、源电极324和漏电极326由半导体图案422形成。在一个示范实施方式中，例如，等离子体气体PT等等提供到半导体图案422的通过栅电极GE和栅绝缘图案360暴露的部分，以将半导体图案422的暴露部分改变为源电极324和漏电极326。半导体图案422的被栅电极GE和栅绝缘图案360覆盖的部分形成沟道322。
[0136]提供等离子体气体PT到半导体图案422的工艺可以在光阻挡层440被图案化之后或之前进行。
[0137]在下文，参考图14，数据绝缘层315、钝化层370和有机绝缘层380被图案化以形成接触孔CHl、CH2和CH3。在下文，透明导电层形成在有机绝缘层380上并被图案化以形成图14所示的连接电极330和像素电极PE。
[0138]图20是示出根据本发明的薄膜晶体管基板的另一示范实施方式的截面图。具体地，图20示出基本上与图2相同的截面图，诸如沿图1的线Ι-1’的截面图。
[0139]参考图20，薄膜晶体管基板500包括基底基板510、栅线GL、数据线DL、有源图案520和光阻挡图案540。
[0140]有源图案520包括沟道522、源电极524和漏电极526。沟道522、源电极524和漏电极526由相同的层形成以连续地设置在薄膜晶体管基板500的相同层中。沟道522设置在源电极524与漏电极526之间。漏电极526电连接到像素电极PE。栅绝缘图案560设置在栅电极GE与沟道522之间。
[0141]钝化层570覆盖栅电极GE、有源图案520和基底基板510，有机绝缘层580覆盖钝化层570。像素电极PE和连接电极530在有机绝缘层580上。连接电极530通过第一接触孔CHl连接到数据线DL，并通过第二接触孔CH2连接到源电极524。像素电极PE通过第三接触孔CH3连接到漏电极526。
[0142]数据线DL在钝化层570上，并经由连接电极530电连接到源电极524。
[0143]光阻挡图案540设置在沟道522下方。光阻挡图案540交叠包括沟道522的整个有源图案520和栅电极GE的不与有源图案520交叠的部分。因此，光阻挡图案540在平面图中具有大于有源图案520的尺寸。
[0144]在示范实施方式中，薄膜晶体管基板500不包括图2所示的缓冲图案150和数据绝缘层115。因此，光阻挡图案540可以接触基底基板510。
[0145]薄膜晶体管基板500基本上与图1和图2所示的薄膜晶体管基板100相同，除了不包括缓冲图案150和数据绝缘层115以及除了在基底基板110上的数据线DL之外。因此，将省略任何重复说明。
[0146]图21到图26是示出制造图20所示的薄膜晶体管基板的方法的示范实施方式的截面图。[0147]参考图21，光阻挡层640和半导体层620被顺序地形成在基底基板510上。
[0148]参考图22，半导体层620被图案化以形成半导体图案622。在一个示范实施方式中，例如，光致抗蚀剂图案PR形成在半导体层620上，半导体层620通过使用光致抗蚀剂图案PR作为掩模来蚀刻。
[0149]参考图23，栅绝缘层660和栅金属层690形成在半导体图案622和光阻挡层640上。
[0150]参考图24，栅金属层690和栅绝缘层660被图案化以形成栅电极GE、栅线GL以及栅绝缘图案560。具体地，栅金属层690被图案化以形成栅电极GE和栅线GL。在下文，栅绝缘层660通过使用栅电极GE和栅线GL作为掩模来图案化以形成栅绝缘图案560。因此，设置在栅绝缘层660下方的光阻挡层640通过形成栅电极GE、栅线GL和栅绝缘图案560而暴露。
[0151]参考图25，光阻挡层640通过使用栅电极GE和半导体图案622作为掩模来蚀刻以形成光阻挡图案540。因此，光阻挡图案540交叠基本上整个栅电极GE和基本上整个半导体图案622。具体地，光阻挡图案540可以具有基本上与图10所示的光阻挡图案的示范实施方式相同的形状。
[0152]沟道522、源电极524和漏电极526由半导体图案622形成。在一个不范实施方式中，例如，等离子体气体PT等等提供到半导体图案622的通过栅电极GE和栅绝缘图案560暴露的部分，以将半导体图案622的该部分改变为源电极524和漏电极526。半导体图案622的被栅电极GE和栅绝缘图案560覆盖的部分形成沟道522。
[0153]提供等离子体气体PT到半导体图案622的工艺可以在光阻挡层640被图案化之后或之前进行。
[0154]参考图26，钝化层570被形成为覆盖栅电极GE、源电极524、漏电极526和基底基板510。数据金属层形成在钝化层570上，并被图案化以形成数据线DL。
[0155]在下文，参考图20，有机绝缘层580形成为覆盖数据线DL和钝化层570。钝化层570和有机绝缘层580被图案化以形成接触孔CH1、CH2和CH3。在示范实施方式中，有机绝缘层380直接形成在数据线DL上，但不限于此或由此限制。备选地，在包括硅氧化物、硅氮化物等的数据绝缘层形成为覆盖数据线DL之后，有机绝缘层580可以形成在数据绝缘层上。
[0156]在下文，透明导电层形成在有机绝缘层580上并被图案化以形成图20所示的连接电极530和像素电极PE。
[0157]图27是示出根据本发明的薄膜晶体管基板的再一示范实施方式的截面图。具体地，图27示出基本上与图 2相同的截面图，诸如沿图2的线Ι- 的截面图。
[0158]参考图27，薄膜晶体管基板700包括基底基板710、栅线GL、数据线DL、有源图案720，缓冲图案750和光阻挡图案740。
[0159]有源图案720包括沟道722、源电极724和漏电极726。沟道722、源电极724和漏电极726由相同的层形成以连续地设置在薄膜晶体管基板700的相同层中。沟道722设置在源电极724与漏电极726之间。漏电极726电连接到像素电极PE。栅绝缘图案760设置在栅电极GE与沟道722之间。
[0160]钝化层770覆盖栅电极GE、有源图案720和基底基板710，有机绝缘层780覆盖钝化层770。像素电极PE和连接电极730形成在有机绝缘层780上。连接电极730通过第一接触孔CHl连接到数据线DL，并通过第二接触孔CH2连接到源电极724。像素电极PE通过第三接触孔CH3连接到漏电极726。
[0161]数据线DL形成在钝化层770上，并经由连接电极730电连接到源电极724。
[0162]光阻挡图案740设置在沟道722下方。光阻挡图案740交叠包括沟道722的整个有源图案720和栅电极GE的通过有源图案720被暴露的部分。因此，光阻挡图案740在平面图中具有大于有源图案720的尺寸。
[0163]缓冲图案750设置在光阻挡图案740与有源图案720之间。缓冲图案750可以具有基本上与光阻挡图案740相同的形状。
[0164]在示出的示范实施方式中，薄膜晶体管基板700不包括图2所示的数据绝缘层115。因此，光阻挡图案740可以接触基底基板710。
[0165]薄膜晶体管基板700基本上与图1和图2所示的薄膜晶体管基板100相同，除了不包括数据绝缘层115以及除了在基底基板110上的数据线DL之外。因此，将省略任何重复说明。
[0166]图28到图33是示出制造图27所示的薄膜晶体管基板的方法的示范实施方式的截面图。
[0167]参考图28，光阻挡层840、缓冲层850和半导体层820被顺序地形成在基底基板710 上。
[0168]参考图29,半导体层820被图案化以形成半导体图案822。在一个不范实施方式中，例如，光致抗蚀剂图案PR形成在半导体层820上，半导体层820通过使用光致抗蚀剂图案PR作为掩模来蚀刻。
[0169]参考图30，栅绝缘层860和栅金属层890形成在半导体图案822和缓冲层850上。
[0170]参考图31，栅金属层890和栅绝缘层860被图案化以形成栅电极GE、栅线GL以及栅绝缘图案760。具体地，栅金属层890被图案化以形成栅电极GE和栅线GL。在下文，栅绝缘层860通过使用栅电极GE和栅线GL作为掩模来图案化以形成栅绝缘图案760。因此，设置在栅绝缘层860下方的缓冲层850通过形成栅电极GE、栅线GL和栅绝缘图案760而暴露。
[0171]参考图32，缓冲层850和光阻挡层840通过使用栅电极GE和半导体图案822作为掩模来蚀刻以形成缓冲图案750和光阻挡图案740。因此，缓冲图案750和光阻挡图案740的每个交叠基本上整个栅电极GE和基本上整个半导体图案822。具体地，光阻挡图案740可以具有基本上与图10所示的光阻挡图案的示范实施方式相同的形状。
[0172]沟道722、源电极724和漏电极726由半导体图案822形成。在一个示范实施方式中，例如，等离子体气体PT等等提供到半导体图案822的通过栅电极GE和栅绝缘图案760暴露的部分，以将半导体图案822的该部分改变为源电极724和漏电极726。半导体图案822的被栅电极GE和栅绝缘图案760覆盖的部分形成沟道722。
[0173]提供等离子体气体到半导体图案822的工艺可以在光阻挡层840被图案化之后或之前进行。
[0174]参考图33，钝化层770被形成为覆盖栅电极GE、源电极724、漏电极726和基底基板710。数据金属层形成在钝化层770上，并被图案化以形成数据线DL。[0175]在下文，参考图27，有机绝缘层780形成为覆盖数据线DL和钝化层770。钝化层770和有机绝缘层780被图案化以形成接触孔CH1、CH2和CH3。
[0176]在下文，透明导电层形成在有机绝缘层780上并被图案化以形成图27所示的连接电极730和像素电极PE。
[0177]已经描述了本发明的示范实施方式，还应该注意，对本领域普通技术人员来说明显的是，可以进行各种修改而不背离由权利要求限定的本发明的精神和范围。
【权利要求】
1.一种薄膜晶体管基板，包括: 基底基板; 有源图案，在所述基底基板上并包括源电极、漏电极、和在所述源电极与所述漏电极之间的沟道； 栅绝缘图案，在所述有源图案上； 栅电极，在所述栅绝缘图案上并交叠所述沟道；以及 光阻挡图案，在所述基底基板与所述有源图案之间并具有大于所述有源图案的平面尺寸。
2.如权利要求1所述的薄膜晶体管基板，其中所述源电极、所述漏电极和所述沟道位于所述薄膜晶体管基板的相同层中。
3.如权利要求1所述的薄膜晶体管基板，还包括电连接到所述栅电极的栅线，其中所述栅电极从所述栅线延伸。
4.如权利要求3所述的薄膜晶体管基板，其中所述光阻挡图案包括: 第一部分，在第一方向延伸并交叠所述栅线； 第二部分，沿交叉所述第一方向的第二方向从所述第一部分延伸，并交叠所述栅电极；和 第三部分，从所述第二部分延伸并交叠所述有源图案。
5.如权利要求1所述的薄膜晶体管基板，其中所述光阻挡图案交叠整个所述栅电极和整个所述有源图案。
6.如权利要求5所述的薄膜晶体管基板，其中所述光阻挡图案包括: 第一区域，在第一方向延伸并交叠所述有源图案；和 第二区域，沿交叉所述第一方向的第二方向从所述第一区域延伸，并交叠所述栅电极。
7.如权利要求5所述的薄膜晶体管基板，其中所述栅电极的一部分从所述沟道暴露，栅电极的所述暴露部分交叠所述光阻挡图案。
8.如权利要求1所述的薄膜晶体管基板，还包括在所述光阻挡图案与所述有源图案之间的缓冲图案。
9.如权利要求8所述的薄膜晶体管基板，其中所述缓冲图案包括硅氧化物和硅氮化物中的至少一种。
10.如权利要求1所述的薄膜晶体管基板，还包括在所述光阻挡图案与所述基底基板之间的缓冲层。
11.如权利要求1所述的薄膜晶体管基板，还包括: 数据线，电连接到所述源电极；和 数据绝缘层，覆盖所述数据线， 其中所述光阻挡图案在所述数据绝缘层上。
12.如权利要求1所述的薄膜晶体管基板，其中所述光阻挡图案包括硅锗合金、锗和钛氧化物中的至少一种。
13.如权利要求12所述的薄膜晶体管基板，其中所述光阻挡图案的厚度为100埃到2，000 埃。
14.如权利要求1所述的薄膜晶体管基板，其中所述有源图案包括金属氧化物，所述金属氧化物包括锌氧化物、锌锡氧化物、锌铟氧化物、铟氧化物、钛氧化物、铟镓锌氧化物和铟锌锡氧化物中的至少一种。
15.一种薄膜晶体管基板，包括: 基底基板; 有源图案，在所述基底基板上并包括源电极、漏电极、和在所述源电极与所述漏电极之间的沟道； 栅绝缘图案，在所述有源图案上； 栅电极，在所述栅绝缘图案上并交叠所述沟道；以及 光阻挡图案，在所述基底基板与所述有源图案之间并包括硅锗合金。
16.如权利要求15所述的薄膜晶体管基板，其中所述光阻挡图案的厚度为100埃到2，000 埃。
17.如权利要求16所述的薄膜晶体管基板，其中所述光阻挡图案具有包括硅锗合金层和锗层的多层结构。
18.—种制造薄膜晶体管基板的方法，该方法包括: 在基底基板上提供光阻挡层； 在所述光阻挡层上提供半导体层； 图案化所述半导体层以形成半导体图案； 在所述半导体图案上顺序地·提供栅绝缘层和栅金属层； 图案化所述栅金属层以形成栅电极； 图案化所述栅绝缘层以形成栅绝缘图案；和 通过使用所述栅电极和所述半导体图案作为掩模来图案化所述光阻挡层，以形成具有比所述半导体图案的平面尺寸大的平面尺寸的光阻挡图案。
19.如权利要求18所述的方法，其中所述栅绝缘图案的形成暴露出所述半导体图案的一部分； 还包括提供等离子体到所述半导体图案的暴露部分以形成源电极和漏电极。
20.如权利要求19所述的方法，还包括: 在提供所述光阻挡层之前，在所述基底基板上提供数据线；和 提供覆盖所述数据线的数据绝缘层。
21.如权利要求19所述的方法，还包括: 在提供所述半导体层之前，在所述光阻挡层上提供缓冲层。
22.如权利要求19所述的方法，还包括: 在提供所述光阻挡层之前，在所述基底基板上提供缓冲层。
【文档编号】H01L27/02GK103579227SQ201310345291
【公开日】2014年2月12日 申请日期:2013年8月9日 优先权日:2012年8月10日
【发明者】朴常镐, 姜秀馨, 沈栋*, 姜闰浩, 柳世桓, 李玟贞, 李镕守 申请人:三星显示有限公司