晶片封装体及其形成方法
【专利摘要】本发明提供一种晶片封装体及其形成方法，该晶片封装体包括：一基底，具有一第一表面及一第二表面；一感测层，设置于该基底的该第一表面上，其中该感测层具有一感测区；一导电垫结构，设置于该基底上，且电性连接该感测区；一间隔层，设置于该基底的该第一表面之上；一半导体基底，设置于该间隔层之上，其中该半导体基底、该间隔层、及该基底共同于该感测区上围出一空腔；以及一穿孔，自该半导体基底的一表面朝该基底延伸，其中该穿孔连通该空腔。本发明可显著缩减晶片封装体的尺寸，大量生产晶片封装体，并可降低制程成本与时间。
【专利说明】晶片封装体及其形成方法
【技术领域】
[0001]本发明有关于晶片封装体及其形成方法，且特别是有关于以晶圆级封装制程所形成的晶片封装体。
【背景技术】
[0002]晶片封装制程是形成电子产品过程中的一重要步骤。晶片封装体除了将晶片保护于其中，使免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。
[0003]如何缩减晶片封装体的尺寸、大量生产晶片封装体及降低制程成本与时间已成为
重要课题。
【发明内容】
[0004]本发明一实施例提供一种晶片封装体,包括:一基底，具有一第一表面及一第二表面；一感测层，设置于该基底的该第一表面上，其中该感测层具有一感测区；一导电垫结构，设置于该基底上，且电性连接该感测区；一间隔层，设置于该基底的该第一表面之上；一半导体基底，设置于该间隔层之上，其中该半导体基底、该间隔层及该基底共同于该感测区上围出一空腔；以及一穿孔，自该半导体基底的一表面朝该基底延伸，其中该穿孔连通该空腔。
[0005]本发明一实施例提供一种晶片封装体的形成方法，包括:提供一基底，该基底具有一第一表面及一第二表面，其中一具有一感测区的一感测层形成于该基底的该第一表面上，且一导电垫结构设置于该基底上并电性连接该感测区；于该基底的该第一表面上形成一间隔层；提供一半导体基底；于该基底上设置该半导体基底，并于该基底与该半导体基底之间设置一间隔层，其中该半导体基底、该间隔层及该基底共同于该感测区上围出一空腔；以及移除部分的该半导体基底以形成朝该基底延伸的一穿孔，其中该穿孔连通该空腔。
[0006]本发明可显著缩减晶片封装体的尺寸，大量生产晶片封装体，并可降低制程成本与时间。
【专利附图】
【附图说明】
[0007]图1A-1G显示根据本发明一实施例的晶片封装体的制程剖面图。
[0008]图2A-2F显示根据本发明一实施例的晶片封装体的制程剖面图。
[0009]图3显示根据本发明一实施例的晶片封装体的剖面图。
[0010]附图中符号的简单说明如下:
[0011]100 基底
[0012]IOOaUOOb 表面
[0013]102感测层
[0014]102a 感测区
[0015]104导电垫结构[0016]106半导体基底
[0017]108间隔层
[0018]110 空腔
[0019]112 孔洞
[0020]114绝缘层
[0021]116导线层
[0022]118保护层
[0023]120固定层
[0024]122导电凸块
[0025]124 穿孔
[0026]206半导体基底
[0027]224 开口(穿孔)。
【具体实施方式】
[0028]以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以以多种特定形式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。本领域技术人员自权利要求书中所能推及的所有实施方式皆属本发明所欲揭露的内容。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
[0029]本发明一实施例的晶片封装体可用以封装各种晶片。例如，其可用于封装各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digitalor analog circuits)等集成电路的电子兀件(electronic components),例如是有关于光电兀件(opto electronic devices)、微机电系统(Micro Electro MechanicalSystem;MEMS)、微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(waferscale package;WSP)制程对影像感测元件、发光二极管(light-emitting diodes;LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波兀件(surface acoustic wavedevices)、压力感测器(process sensors)喷墨头(ink printer heads)、或功率金属氧化物半导体场效晶体管模组(power MOSFET modules)等半导体晶片进行封装。
[0030]上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(mult1-layerintegrated circuit devices)的晶片封装体。在一实施中，上述切割后的封装体为一晶片尺寸封装体(CSP;chip scale package)。晶片尺寸封装体(CSP)的尺寸可仅略大于所封装的晶片。例如，晶片尺寸封装体的尺寸不大于所封装晶片的尺寸的120%。[0031]图1A-1G显示根据本发明一实施例的晶片封装体的制程剖面图。如图1A所示，提供基底100，其具有表面IOOa及表面100b。基底100可为半导体基底。在一实施例中，基底100为半导体晶圆，例如硅晶圆。
[0032]在一实施例中，可于基底100的表面IOOa上形成感测层102，其可具有感测区102a。感测区102a中例如包括(但不限于)温度感测元件、湿度感测元件、压力感测元件、或前述的组合。感测区102a中的元件可例如通过内连线(未显示)而与设置于基底100上的导电垫结构104电性连接。在一实施例中，导电垫结构104可形成于基底100上的介电层(未显不)之中。导电垫结构104可由多个彼此堆叠的导电垫、单一导电垫或多个导电垫及其间的内连线结构所构成。
[0033]接着，如图1B所示，于基底100上设置半导体基底106，并于其间设置间隔层108。在一实施例终，可于半导体基底106的下表面上形成间隔层108。在一实施例中，间隔层108包括环氧树脂、硅胶基高分子、无机材料、或前述的组合。在一实施例中，间隔层108包括光阻材料而可通过曝光及显影制程而图案化。在一实施例中，间隔层108具有大抵平坦的表面。在一实施例中，间隔层108大抵不吸收水气。
[0034]接着，可将半导体基底106及间隔层108上设置于基底100的表面IOOa上。半导体基底106、间隔层108及基底100可共同于感测区102a上围出空腔110。半导体基底106可例如为(但不限于)硅基底。在一实施例中，间隔层108可直接接触半导体基底106。此夕卜，在一实施例中，间隔层108本身具有黏性而可接合基底100及半导体基底106。因此，间隔层108可不与任何的粘着胶接触，因而确保间隔层108的位置不因粘着胶而移动。再者，由于不需使用粘着胶，可避免粘着胶溢流而污染感测区102a。
[0035]此外，在另一实施例中，间隔层108可先形成于基底100的表面IOOa上，接着才将半导体基底106接合于间隔层108之上。
[0036]为了形成与导电垫结构104电性连接的导电线路，可选择性于基底100中形成穿基底导电结构。然应注意的是，本发明实施例不限于此。在其他实施例中，可选用其他导电线路(例如，焊线)形成与导电垫结构104之间的电性连接。以下，将以于基底100中形成穿基底导电结构的实施例为例进行本发明的说明。
[0037]如图1C所示，可选择性自基底100的表面IOOb薄化基底100。例如，可对基底100的表面IOOb进行机械研磨制程、化学机械研磨制程、蚀刻制程、或前述的组合以将基底100
薄化至适合的厚度。
[0038]接着，如图1D所示，可自基底100的表面IOOb移除部分的基底100以形成朝导电垫结构104延伸的孔洞112。在一实施例中，可使用干式蚀刻制程、湿式蚀刻制程、激光蚀刻制程、或前述的组合以形成孔洞112。在一实施例中，孔洞112可露出部分的导电垫结构104。孔洞112的侧壁可垂直于基底100的表面100b。或者，孔洞112的侧壁可倾斜于基底100的表面100b。在一实施例中，孔洞112的口径可沿着由表面IOOb朝向表面IOOa的方向递增。或者，孔洞112的口径可沿着由表面IOOb朝向表面IOOa的方向递减。在对基底100进行各种制程期间，可以以半导体基底106为支撑基底以利于各种制程的操作。因此，半导体基底106较佳具有大抵平坦的上表面，以使后续制程的进行更为精确。
[0039]接着，如图1D所示，可于基底100的表面IOOb及孔洞112的侧壁及底部上上形成绝缘层114。绝缘层114的材质例如可为(但不限于)环氧树脂、防焊层、或其他适合的绝缘物质，例如无机材料的氧化硅层、氮化硅层、氮氧化硅层、金属氧化物或其组合；或有机高分子材料的聚酰亚胺树脂(polyimide)、苯环丁烯(butylcyclobutene:BCB,道氏化学公司)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fIuorocarbons)、丙烯酸酯(accrylates)等。绝缘层114的形成方式可包含涂布方式,例如旋转涂布(spincoating)、喷涂(spray coating)、或淋幕涂布(curtain coating),或其他适合的沉积方式，例如，液相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、等离子增强式化学气相沉积、快速热化学气相沉积、或常压化学气相沉积等制程。
[0040]如图1E所示，可例如通过蚀刻制程移除部分的绝缘层114而使导电垫结构104露出。接着，可于绝缘层114上形成导线层116。导线层116可延伸进入孔洞112而电性连接导电垫结构104。导线层116的材质例如为(但不限于)铜、铝、金、钼、镍、锡、或前述的组合。或者，导线层116可包括导电高分子材料或导电陶瓷材料(例如，氧化铟锡或氧化铟锌)。导线层116的形成方式可包括以物理气相沉积制程、化学气相沉积制程、电镀制程、化镀制程、或前述的组合。在一实施例中，可以物理气相沉积制程于基底100的表面IOOb上形成晶种层(未显示)。接着，可于晶种层形成图案化遮罩层(未显示)，其具有相应于欲形成的导线层的图案的开口图案，其露出其下的晶种层。接着，于露出的晶种层上电镀导电材料，并接着移除图案化遮罩层。后续，进行蚀刻制程以移除原由图案化遮罩层所覆盖的部分的晶种层以形成具有所需图案的导线层116。在一实施例中，可于导线层116的表面形成其他导电层，以保护导线层116或利于后续的凸块制程。
[0041]接着，可选择性于基底100的表面IOOb及导线层116上形成保护层118。保护层118的材质例如为(但不限于)绿漆、聚亚酰胺(Polyimide)、类聚亚酰胺(Polyimide-1ikematerial)、或前述的组合，其形成方式例如包括电镀、旋转涂布(spin coating)、喷涂(spray coating)、淋幕涂布(curatin coating)、或前述的组合。在一实施例中，保护层118包括光阻材料而可经由曝光及显影制程而图案化。例如，保护层118可具有露出部分的导线层116的开口，如图1E所示。
[0042]接着，可自半导体基底106的表面移除部分的半导体基底106以形成朝基底100延伸的穿孔。如图1F所示，在一实施例中，可将基底100固定于固定层120 (例如，胶带)上。接着，可选择性以固定层120为支撑，自半导体基底106的上表面薄化半导体基底106。适合的薄化制程例如包括机械研磨制程、化学机械研磨制程、蚀刻制程、或前述的组合。
[0043]接着，如图1G所示，可自半导体基底106的上表面移除部分的半导体基底106以形成朝基底100延伸的穿孔124。穿孔124可连通空腔110。在一实施例中，穿孔124可通过使用湿式蚀刻制程、干式蚀刻制程、激光蚀刻制程、或前述的组合而形成。在一实施例中，穿孔124的侧壁可不与间隔层108的最接近穿孔124的侧边共平面。穿孔124可选择性直接露出感测区102a。在一实施例中，穿孔124的口径可等于感测区102a。在另一实施例中，穿孔124的口径可小于感测区102a。在又一实施例中，穿孔124的口径可大于感测区102a。穿孔124的开口可包括各种形状，例如圆形、矩形、椭圆形、扇形或多边形。
[0044]在一实施例中，可选择性于半导体基底106的表面上设置覆盖胶带(未显示)，其可覆盖穿孔124。覆盖胶带可利于后续制程的进行，并可保护感测区102a使之免于受到污染或损坏。接着，可移除固定层120。接着，可以覆盖胶带为支撑，于保护层118的开口中进行凸块化制程以形成导电凸块122。导电凸块122的材质可例如为(但不限于)锡、铅、铜、金、镍、或前述的组合。接着，可选择性移除覆盖胶带。
[0045]接着，可选择性沿着基底100的预定切割道(未显示)进行切割制程以形成彼此分离的多个晶片封装体。在一实施例中，感测层102可具有光敏感区(未显示)。光敏感区较佳不受到光线照射以确保感测区102a顺利运作。在一实施例中，感测层102的光敏感区受到半导体基底106的覆盖而可大抵不受到光线照射。在一实施例中，感测层102的光敏感区还可由间隔层108所覆盖。
[0046]图2A-2F显示根据本发明一实施例的晶片封装体的制程剖面图，其中相同或相似的标号用以标示相同或相似的元件。此外，相同或相似的元件可能采用相同或相似的材料及/或制程而形成。
[0047]如图2A所示，提供基底100及感测层102，其可具有类似于图1A的结构。接着，提供半导体基底206。在一实施例中，半导体基底206为半导体晶圆，例如硅晶圆。半导体基底206的尺寸与形状可类似于基底100。接着，可自半导体基底206的下表面移除部分的半导体基底206以形成至少一朝半导体基底206的上表面延伸的开口 224。在一实施例中，开口 224不贯穿半导体基底206。
[0048]如图2C所不，可将半导体基底206设直于基底100之上，并于半导体基底206与基底100之间设置间隔层108。相似地，间隔层108可先形成于半导体基底206的下表面上或可先形成于基底100的表面IOOa上。在一实施例中，可使半导体基底206中的开口 224对齐于感测区102a。开口 224可于所围绕空腔110连通。
[0049]接着，如图2D-2E所示，可以半导体基底206的上表面为支撑，于基底100的表面IOOb上进行各种制程。例如，如图2D所示，可自表面IOOb薄化基底100。接着，如图2E所示，可以类似于图1D-1E的方法，形成孔洞112、绝缘层114、导线层116及保护层118。接着，还可于保护层118的露出导线层116的开口中形成导电凸块122。
[0050]如图2F所示，接着可自半导体基底206的上表面薄化半导体基底206以露出开口224。在薄化制程之后，开口 224可成为贯穿半导体基底206的穿孔。因此，标号224亦可代表穿孔224。相似地，可选择性沿着基底100的预定切割道(未显示)进行切割制程以形成彼此分离的多个晶片封装体，其可具有类似于图1G的结构。
[0051]图3显示根据本发明一实施例的晶片封装体的剖面图，其中相同或相似的标号用以标示相同或相似的元件。
[0052]如图3所示，本发明实施例中的导线层116不限定于通过穿过基底100的孔洞而电性接触导电垫结构104。在一实施例中，导线层116可沿着基底100的侧面延伸，并电性接触露出的导电垫结构104。导线层116与导电垫结构104之间可具有T形接触、L形接触或S形接触。
[0053]通过本发明实施例所述的制程，可显著缩减晶片封装体的尺寸，大量生产晶片封装体，并可降低制程成本与时间。
[0054]以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
【权利要求】
1.一种晶片封装体，其特征在于，包括: 一基底，具有一第一表面及一第二表面； 一感测层，设置于该基底的该第一表面上，其中该感测层具有一感测区； 一导电垫结构，设置于该基底上，且电性连接该感测区； 一间隔层，设置于该基底的该第一表面之上； 一半导体基底，设置于该间隔层之上，其中该半导体基底、该间隔层及该基底共同于该感测区上围出一空腔；以及 一穿孔，自该半导体基底的一表面朝该基底延伸，其中该穿孔连通该空腔。
2.根据权利要求1所述的晶片封装体，其特征在于，该感测区包括一温度感测元件、一湿度感测元件、一压力感测元件、或前述的组合。
3.根据权利要求1所述的晶片封装体，其特征在于，还包括: 一孔洞，自该基底的该第二表面朝该导电垫结构延伸； 一导线层，设置于该基底的该第二表面上，且延伸进入该孔洞而电性连接该导电垫结构；以及 一绝缘层，设置于该导线层与该基底之间。
4.根据权利要求3所述的晶片封装体，其特征在于，还包括: 一保护层，设置于该基底的该第二表面上，且具有露出该导线层的一开口 ；以及 一导电凸块，设置于该开口中，且电性接触该导线层。
5.根据权利要求1所述的晶片封装体，其特征在于，该穿孔直接露出该感测区。
6.根据权利要求1所述的晶片封装体，其特征在于，该间隔层直接接触该半导体基底。
7.根据权利要求1所述的晶片封装体，其特征在于，该间隔层的靠近该穿孔的一侧边不与该穿孔的一侧壁共平面。
8.根据权利要求1所述的晶片封装体，其特征在于，该间隔层不接触任何的粘着胶。
9.根据权利要求1所述的晶片封装体，其特征在于，还包括: 一导线层，设置于该基底的该第二表面上，且沿着该基底的一侧面延伸，并电性接触该导电垫结构；以及 一绝缘层，设置于该导线层与该基底之间。
10.一种晶片封装体的形成方法，其特征在于，包括: 提供一基底，该基底具有一第一表面及一第二表面，其中一具有一感测区的一感测层形成于该基底的该第一表面上，且一导电垫结构设置于该基底上并电性连接该感测区；提供一半导体基底； 于该基底上设置该半导体基底，并于该基底与该半导体基底之间设置一间隔层，其中该半导体基底、该间隔层及该基底共同于该感测区上围出一空腔；以及 移除部分的该半导体基底以形成朝该基底延伸的一穿孔，其中该穿孔连通该空腔。
11.根据权利要求10所述的晶片封装体的形成方法，其特征在于，还包括: 自该基底的该第二表面移除部分的该基底以形成朝该导电垫结构延伸的一孔洞； 于基底的该第二表面及该孔洞的侧壁上形成一绝缘层；以及 于该绝缘层上形成一导线层，该导线层延伸进入该孔洞而电性连接该导电垫结构。
12.根据权利要求11所述的晶片封装体的形成方法，其特征在于，还包括:在形成该孔洞之前，自该基底的该第二表面薄化该基底。
13.根据权利要求11所述的晶片封装体的形成方法，其特征在于，还包括: 于该基底的该第二表面上形成一保护层，其中该保护层具有露出该导线层的一开口 ；以及 于该开口中形成一导电凸块，其中该导电凸块电性接触该导线层。
14.根据权利要求10所述的晶片封装体的形成方法，其特征在于，形成该穿孔的步骤包括:在于该基底上设置该半导体基底之后，自该半导体基底的一表面移除部分的该半导体基底以形成朝该基底延伸的该穿孔。
15.根据权利要求14所述的晶片封装体的形成方法，其特征在于，还包括在形成该穿孔之前，薄化该半导体基底。
16.根据权利要求10所述的晶片封装体的形成方法，其特征在于，形成该穿孔的步骤包括: 在于该基底上设置该半导体基底之前，自该半导体基底的一下表面移除部分的该半导体基底以形成朝该半导体基底的一上表面延伸的一开口，其中该开口不贯穿该半导体基底；以及 在于该基底上设置该半导体基底之后，自该半导体基底的该上表面薄化该半导体基底以露出该开口而形成该穿孔。
17.根据权利要求10所述的晶片封装体的形成方法，其特征在于，于该基底与该半导体基底之间设置该间隔层的步骤包括: 于该半导体基底上形成该间隔层；以及 将该半导体基底及该间隔层设置于该基底的该第一表面上。
18.根据权利要求10所述的晶片封装体的形成方法，其特征在于，于该基底与该半导体基底之间设置该间隔层的步骤包括: 于该基底的该第一 表面上形成该间隔层；以及 将该半导体基底设置于该基底的该第一表面上的该间隔层之上。
19.根据权利要求10所述的晶片封装体的形成方法，其特征在于，该穿孔直接露出该感测区。
20.根据权利要求10所述的晶片封装体的形成方法，其特征在于，还包括对该基底进行一切割制程以形成彼此分离的多个晶片封装体。
【文档编号】H01L21/56GK103681537SQ201310445673
【公开日】2014年3月26日 申请日期:2013年9月25日 优先权日:2012年9月25日
【发明者】黄郁庭, 刘沧宇 申请人:精材科技股份有限公司