薄膜晶体管及其制造方法
【专利摘要】一种薄膜晶体管及其制造方法。此薄膜晶体管包括半导体迭层、绝缘层、栅极、介电层、源极以及漏极。半导体迭层包括第一金属氧化物半导体层以及位于第一金属氧化物半导体层上的第二金属氧化物半导体层，其中第一金属氧化物半导体层的电阻值低于第二金属氧化物半导体层的电阻值。绝缘层位于半导体迭层上。栅极位于绝缘层上。介电层覆盖栅极，其中介电层具有多个接触窗开口。源极以及漏极位于介电层上且填入接触窗开口内，以与半导体迭层电性连接。
【专利说明】薄膜晶体管及其制造方法
【技术领域】
[0001]本发明涉及一种晶体管及其制造方法，特别是涉及一种薄膜晶体管及其制造方法。
【背景技术】
[0002]随着现代信息科技的进步，各种不同规格的显示器已被广泛地应用在消费者电子产品的屏幕之中，例如手机、笔记型计算机、数码相机以及个人数字助理(PersonalDigital Assistant, PDA)等。在这些显示器中，由于液晶显示器(Liquid CrystalDisplay, LCD)及有机电激发光显不器(Organic Electro-luminescent Display, OELD 或称为0LED)具有轻薄以及消耗功率低的优点，因此在市场中成为主流商品。LCD与OLED的制造工艺包括将半导体元件阵列排列于基板上，而半导体元件包含薄膜晶体管(Thin FilmTransistor, TFT)。
[0003]随着显示器的解析度越来越高，薄膜晶体管的尺寸也越来越小。目前已发展了一种自行对准式的顶栅极(self-align top-gate)结构的薄膜晶体管以克服微影制造工艺中对位的限制，并且改善栅极-漏极与栅极-源极的寄生电容(parasitic capacitance)(亦即，Cgd与Cgs)的问题。然而，现有技术需要进行整面性的铝薄膜溅镀且厚度需控制在5奈米左右，并搭配退火过程使高阻值的氧化铟镓锌(Indium Gallium Zinc Oxide, IGZ0)与招薄膜进行氧化反应而变成低阻值的氧化铟镓锌。因此，现有技术容易遭受铝薄膜的厚度均匀性不易控制以及氧化反应不均匀的问题，进而导致元件失效。
【发明内容】
[0004]本发明提供一种薄膜晶体管及其制造方法，使得自行对准式的顶栅极结构的薄膜晶体管具有较佳的元件特性。
[0005]本发明提出一种薄膜晶体管，其包括半导体迭层、绝缘层、栅极、介电层、源极以及漏极。半导体迭层包括第一金属氧化物半导体层以及位于第一金属氧化物半导体层上的第二金属氧化物半导体层，其中第一金属氧化物半导体层的电阻值低于第二金属氧化物半导体层的电阻值。绝缘层位于半导体迭层上。栅极位于绝缘层上。介电层覆盖栅极，其中介电层具有多个接触窗开口。源极以及漏极位于介电层上且填入接触窗开口内，以与半导体迭层电性连接。
[0006]本发明还提出一种薄膜晶体管的制造方法，其包括以下步骤。在基板上形成半导体迭层。半导体迭层包括第一金属氧化物半导体层以及位于第一金属氧化物半导体层上的第二金属氧化物半导体层，其中第一金属氧化物半导体层的电阻值低于第二金属氧化物半导体层的电阻值。于半导体迭层上形成绝缘层。于绝缘层上形成栅极。于栅极上形成介电层，其中介电层具有多个接触窗开口。于介电层上形成源极以及漏极，其中源极以及漏极填入接触窗开口内，以与半导体迭层电性连接。
[0007]基于上述，在本发明的薄膜晶体管及其制造方法中，半导体迭层包括第一金属氧化物半导体层以及位于第一金属氧化物半导体层上的第二金属氧化物半导体层，其中第一金属氧化物半导体层的电阻值低于第二金属氧化物半导体层的电阻值。换言之，本发明的薄膜晶体管具有连续堆迭的两层金属氧化物半导体层，且下层金属氧化物半导体层的电阻值低于上层金属氧化物半导体层的电阻值。再者，本发明的自行对准式的顶栅极结构仅需利用微影蚀刻法即可完成，而不需要进行现有技术中整面性的铝薄膜溅镀以及氧化反应。因此，本发明的自行对准式的顶栅极结构的薄膜晶体管及其制造方法可避免现有技术中铝薄膜的厚度均匀性不易控制以及氧化反应不均匀的问题，故可具有较佳的元件特性。
[0008]为使本发明的上述特征和优点能更明显易懂，下文特举实施例，并结合附图详细说明如下。
【专利附图】
【附图说明】
[0009]图1A至图1E为依照本发明的第一实施例的一种薄膜晶体管的制造方法的剖面示意图。
[0010]图2A至图2D为依照本发明的第二实施例的一种薄膜晶体管的制造方法的剖面示意图。
[0011]图3A至图3C为依照本发明的第三实施例的一种薄膜晶体管的制造方法的剖面示意图。
[0012]图4A至图4D为依照本发明的第四实施例的一种薄膜晶体管的制造方法的剖面示意图。
[0013]图5A至图5C为依照本发明的第五实施例的一种薄膜晶体管的制造方法的剖面示意图。
[0014]图6为比较例的薄膜晶体管的剖面示意图。
[0015]图7为比较例I的薄膜晶体管的漏极电流-栅极电压曲线图。
[0016]图8为比较例2的薄膜晶体管的漏极电流-栅极电压曲线图。
[0017]图9为实验例的薄膜晶体管的漏极电流-栅极电压曲线图。
[0018]附图符号说明
[0019]100、200、300、400、500、600:薄膜晶体管
[0020]110:基板
[0021]120:缓冲层
[0022]130、130’:半导体迭层
[0023]132:第一金属氧化物半导体层
[0024]134、134’:第二金属氧化物半导体层
[0025]140、140’:保护层
[0026]150:绝缘材料
[0027]150’、150”:绝缘层
[0028]150a，:上表面
[0029]150b，:侧表面
[0030]160:栅极
[0031]170:介电层[0032]172:接触窗开口
[0033]180:源极
[0034]190:漏极
[0035]630:半导体层
[0036]701、702、703、704、705、706、801、802、803、804、805、806、901、902、903、904、905、906:曲线
[0037]CH:通道区
[0038]D:漏极区
[0039]S:源极区
[0040]T1、T2:厚度
[0041]W1、W2、W2’:宽度
[0042]X、X’:迭层
【具体实施方式】
[0043]图1A至图1E为依照本发明的第一实施例的一种薄膜晶体管100的制造方法的剖面示意图。
[0044]请参照图1A，首先，提供基板110。基板110的材质例如是玻璃、石英、有机聚合物或是金属等等。接着，在基板110上形成缓冲层120，缓冲层120的材质例如是氧化物。然而，本发明不限于此。在本发明的其他实施例中，亦可不包括缓冲层120，只要基板110可忍受后续的微影蚀刻制造工艺即可。然后，在已形成缓冲层120的基板110上依序形成第一金属氧化物半导体材料(未绘示)、第二金属氧化物半导体材料(未绘示)以及保护材料(未绘示)。接着，图案化第一金属氧化物半导体材料、第二金属氧化物半导体材料以及保护材料，以形成半导体迭层130以及保护层140。此图案化的方法例如是进行微影蚀刻制造工艺。半导体迭层130包括第一金属氧化物半导体层132以及位于第一金属氧化物半导体层132上的第二金属氧化物半导体层134，其中第一金属氧化物半导体层132的电阻值低于第二金属氧化物半导体层134的电阻值。第一金属氧化物半导体层132例如是包括氧化铟锡锌(Indium Tin Zinc Oxide, ITZO)、氧化铟镓锌(IGZO)或氧化锌(ZnO)，且第二金属氧化物半导体层134例如是包括氧化铟镓锌(IGZO)或含硅的氧化铟镓锌(S1-1GZO)。保护层140不仅可避免金属氧化物半导体材料直接接触光阻，而且还可帮助在微影制造工艺中进行对位。保护层140的材质例如是氧化硅、氮化硅、氮氧化硅或其他合适的绝缘材料。
[0045]请参照图1Β，之后，在图案化的第二金属氧化物半导体材料(亦即，第二金属氧化物半导体层134)上形成绝缘材料150。详言之，绝缘材料150覆盖半导体迭层130以及保护层140。接着，在绝缘材料150上形成栅极160。栅极160的形成方法例如是包括先沉积栅极材料(未绘示)，再进行微影蚀刻制造工艺图案化栅极材料而形成。
[0046]请参照图1C，接着，以栅极160作为蚀刻罩幕图案化绝缘材料150、保护层140以及图案化的第二金属氧化物半导体材料(亦即，第二金属氧化物半导体层134)，以使部分的第一金属氧化物半导体材料裸露出来，而形成半导体迭层130’。半导体迭层130’包括第一金属氧化物半导体层132以及位于第一金属氧化物半导体层132上的第二金属氧化物半导体层134’(亦即，图案化的第二金属氧化物半导体层134)。并且，于半导体迭层130’上形成保护层140’与绝缘层150’ (亦即，图案化的保护层140与图案化的绝缘材料150)，且于绝缘层150’上形成栅极160。其中，半导体迭层130’、保护层140’、绝缘层150’及栅极160为迭层X’。绝缘层150’的材质例如是氧化硅、氮化硅或氮氧化硅。
[0047]请参照图1D，然后，于迭层X’上形成介电层170，其中介电层170具有多个接触窗开口 172。详言之，介电层170全面完整覆盖迭层X’的上方及侧边，以及裸露出来的缓冲层120，且介电层170中的接触窗开口 172暴露出半导体迭层130’的部分第一金属氧化物半导体层132。介电层170的材质例如是氧化硅、氮化硅或氮氧化硅。
[0048]请参照图1E，之后，于介电层170上形成源极180以及漏极190，其中源极180以及漏极190填入接触窗开口 172内，以与半导体迭层130’电性连接而形成薄膜晶体管100。详言之，源极180以及漏极190藉由接触窗开口 172与半导体迭层130’的第一金属氧化物半导体层132接触。源极180以及漏极190的形成方法例如是包括先沉积金属材料(未绘示)，再进行微影蚀刻制造工艺图案化金属材料而形成。
[0049]由图1E可得知，根据本发明的薄膜晶体管100包括半导体迭层130’、绝缘层150’、栅极160、介电层170、源极180以及漏极190。半导体迭层130’包括第一金属氧化物半导体层132以及位于第一金属氧化物半导体层132上的第二金属氧化物半导体层134’，其中第一金属氧化物半导体层132的电阻值低于第二金属氧化物半导体层134’的电阻值。绝缘层150’位于半导体迭层130’上。栅极160位于绝缘层150’上。介电层170覆盖栅极160，其中介电层170具有多个接触窗开口 172。源极180以及漏极190位于介电层170上且填入接触窗开口 172内，以与半导体迭层130’电性连接。再者，根据本发明的薄膜晶体管100可还包括保护层140’，其位于半导体迭层130’与绝缘层150’之间。值得一提的是，在本实施例中，第一金属氧化物半导体层132的厚度Tl小于第二金属氧化物半导体层134’的厚度T2。第二金属氧化物半导体层134’的宽度W2’小于第一金属氧化物半导体层132的宽度W1，以使部分的第一金属氧化物半导体层132裸露出来，且源极180以及漏极190藉由接触窗开口 172与被裸露出来的第一金属氧化物半导体层132接触。因此，在本实施例中，利用栅极160作为罩幕的自行对准方式以于部分第一金属氧化物半导体层132中形成源极区S与漏极区D，且通道区CH为第二金属氧化物半导体层134’。再者，在本实施例中，栅极160覆盖绝缘层150’的上表面150a’且暴露出绝缘层150’的侧表面150b’。
[0050]在本发明的第一实施例中，第二金属氧化物半导体层134’的宽度W2’小于第一金属氧化物半导体层132的宽度W1。然而，本发明不限于此。在本发明的其他实施例(例如第二实施例至第五实施例)中，第二金属氧化物半导体层134的宽度W2可等于第一金属氧化物半导体层132的宽度W1。在下文中，将详细地描述本发明的第二实施例至第五实施例，这些实施例与上述图1E的第一实施例相似，因此相同的元件以相同的符号表示，且不再重复说明。
[0051]图2A至图2D为依照本发明的第二实施例的一种薄膜晶体管200的制造方法的剖面示意图。首先，形成图2A的结构，此结构及其制造方法与上述的图1B相同，因此相同的元件以相同的符号表示，且不再重复说明。
[0052]请参照图2B，接着，以栅极160作为蚀刻罩幕图案化绝缘材料150以及保护层140，以使部分的第二金属氧化物半导体材料裸露出来，而形成半导体迭层130。半导体迭层130包括第一金属氧化物半导体层132以及位于第一金属氧化物半导体层132上的第二金属氧化物半导体层134。并且，于半导体迭层130上形成保护层140’与绝缘层150’，且于绝缘层150’上形成栅极160。其中，半导体迭层130、保护层140’、绝缘层150’及栅极160为迭层X。
[0053]请参照图2C，然后，于迭层X上形成介电层170，其中介电层170具有多个接触窗开口 172。详言之，介电层170全面完整覆盖迭层X的上方及侧边，以及裸露出来的缓冲层120，且介电层170中的接触窗开口 172暴露出半导体迭层130的部分第二金属氧化物半导体层134。
[0054]请参照图2D，之后，于介电层170上形成源极180以及漏极190，其中源极180以及漏极190填入接触窗开口 172内，以与半导体迭层130电性连接而形成薄膜晶体管200。详言之，源极180以及漏极190藉由接触窗开口 172与半导体迭层130的第二金属氧化物半导体层134接触。
[0055]由图2D可得知，根据本发明的薄膜晶体管200包括半导体迭层130、绝缘层150’、栅极160、介电层170、源极180以及漏极190。半导体迭层130包括第一金属氧化物半导体层132以及位于第一金属氧化物半导体层132上的第二金属氧化物半导体层134，其中第一金属氧化物半导体层132的电阻值低于第二金属氧化物半导体层134的电阻值。绝缘层150’位于半导体迭层130上。栅极160位于绝缘层150’上。介电层170覆盖栅极160，其中介电层170具有多个接触窗开口 172。源极180以及漏极190位于介电层170上且填入接触窗开口 172内，以与半导体迭层130电性连接。再者，根据本发明的薄膜晶体管200可还包括保护层140’，其位于半导体迭层130与绝缘层150’之间。值得一提的是，在本实施例中，第一金属氧化物半导体层132的厚度Tl小于第二金属氧化物半导体层134的厚度T2。第二金属氧化物半导体层134的宽度W2实质上与第一金属氧化物半导体层132的宽度Wl —致，且源极180以及漏极190藉由接触窗开口 172与第二金属氧化物半导体层134接触。因此，在本实施例中，利用栅极160作为罩幕的自行对准方式以于部分第二金属氧化物半导体层134中形成源极区S与漏极区D，且通道区CH为在栅极160下方的部分第二金属氧化物半导体层134。再者，在本实施例中，栅极160覆盖绝缘层150’的上表面150a’且暴露出绝缘层150’的侧表面150b’。
[0056]图3A至图3C为依照本发明的第三实施例的一种薄膜晶体管300的制造方法的剖面示意图。首先，形成图3A的结构，此结构及其制造方法与上述的图2B相同，因此相同的元件以相同的符号表示，且不再重复说明。
[0057]请参照图3B，接着，于迭层X上形成介电层170，其中介电层170具有多个接触窗开口 172。详言之，介电层170全面完整覆盖迭层X的上方及侧边以及裸露出来的缓冲层120，且介电层170中的接触窗开口 172还贯穿半导体迭层130的第二金属氧化物半导体层134,以使半导体迭层130的部分第一金属氧化物半导体层132暴露出来。
[0058]请参照图3C，之后，于介电层170上形成源极180以及漏极190，其中源极180以及漏极190填入接触窗开口 172内，以与半导体迭层130电性连接而形成薄膜晶体管300。详言之，源极180以及漏极190藉由接触窗开口 172与半导体迭层130的第一金属氧化物半导体层132接触。
[0059]由图3C可得知，根据本发明的薄膜晶体管300包括半导体迭层130、绝缘层150’、栅极160、介电层170、源极180以及漏极190。半导体迭层130包括第一金属氧化物半导体层132以及位于第一金属氧化物半导体层132上的第二金属氧化物半导体层134，其中第一金属氧化物半导体层132的电阻值低于第二金属氧化物半导体层134的电阻值。绝缘层150’位于半导体迭层130上。栅极160位于绝缘层150’上。介电层170覆盖栅极160，其中介电层170具有多个接触窗开口 172。源极180以及漏极190位于介电层170上且填入接触窗开口 172内，以与半导体迭层130电性连接。再者，根据本发明的薄膜晶体管300可还包括保护层140’，其位于半导体迭层130与绝缘层150’之间。值得一提的是，在本实施例中，第一金属氧化物半导体层132的厚度Tl小于第二金属氧化物半导体层134的厚度T2。第二金属氧化物半导体层134的宽度W2实质上与第一金属氧化物半导体层132的宽度Wl 一致，接触窗开口 172贯穿第二金属氧化物半导体层134，且源极180以及漏极190藉由接触窗开口 172与第一金属氧化物半导体层132接触。因此，在本实施例中，利用栅极160作为罩幕的自行对准方式以于部分第一金属氧化物半导体层132中形成源极区S与漏极区D，且通道区CH为在栅极160下方的部分第二金属氧化物半导体层134。再者，在本实施例中，栅极160覆盖绝缘层150’的上表面150a’且暴露出绝缘层150’的侧表面150b’。
[0060]图4A至图4D为依照本发明的第四实施例的一种薄膜晶体管400的制造方法的剖面示意图。首先，形成图4A的结构，此结构及其制造方法与上述的图1B相同，因此相同的元件以相同的符号表示，且不再重复说明。
[0061]请参照图4B，接着，于栅极160与绝缘材料150上形成介电层170。详言之，介电层170覆盖栅极160的上方及侧边以及裸露出来的绝缘材料150。
[0062]请参照图4C，然后，于介电层170中形成多个接触窗开口 172。接触窗开口 172的形成方法例如是进行微影蚀刻制造工艺。介电层170中的接触窗开口 172贯穿绝缘材料150与保护层140，以暴露出半导体迭层130的部分第二金属氧化物半导体层134。在下文中，将被接触窗开口 172贯穿的绝缘材料150称为绝缘层150”。
[0063]请参照图4D，之后，于介电层170上形成源极180以及漏极190，其中源极180以及漏极190填入接触窗开口 172内，以与半导体迭层130电性连接而形成薄膜晶体管400。详言之，源极180以及漏极190藉由接触窗开口 172与半导体迭层130的第二金属氧化物半导体层134接触。
[0064]由图4D可得知，根据本发明的薄膜晶体管400包括半导体迭层130、绝缘层150”、栅极160、介电层170、源极180以及漏极190。半导体迭层130包括第一金属氧化物半导体层132以及位于第一金属氧化物半导体层132上的第二金属氧化物半导体层134，其中第一金属氧化物半导体层132的电阻值低于第二金属氧化物半导体层134的电阻值。绝缘层150”位于半导体迭层130上。栅极160位于绝缘层150”上。介电层170覆盖栅极160，其中介电层170具有多个接触窗开口 172。源极180以及漏极190位于介电层170上且填入接触窗开口 172内，以与半导体迭层130电性连接。再者，根据本发明的薄膜晶体管400可还包括保护层140，其位于半导体迭层130与绝缘层150”之间。值得一提的是，在本实施例中，第一金属氧化物半导体层132的厚度Tl小于第二金属氧化物半导体层134的厚度T2。第二金属氧化物半导体层134的宽度W2实质上与第一金属氧化物半导体层132的宽度Wl —致，且源极180以及漏极190藉由接触窗开口 172与第二金属氧化物半导体层134接触。因此，在本实施例中，利用栅极160作为罩幕的自行对准方式以于部分第二金属氧化物半导体层134中形成源极区S与漏极区D，且通道区CH为在栅极160下方的部分第二金属氧化物半导体层134。再者，在本实施例中，绝缘层150”覆盖半导体迭层130，且介电层170覆盖栅极160与绝缘层150”。
[0065]图5A至图5C为依照本发明的第五实施例的一种薄膜晶体管500的制造方法的剖面示意图。首先，形成图5A的结构，此结构及其制造方法与上述的图4B相同，因此相同的元件以相同的符号表示，且不再重复说明。
[0066]请参照图5B，接着，于介电层170中形成多个接触窗开口 172。介电层170中的接触窗开口 172贯穿绝缘材料150、保护层140以及半导体迭层130的第二金属氧化物半导体层134，以使半导体迭层130的部分第一金属氧化物半导体层132裸露出。在下文中，将被接触窗开口 172贯穿的绝缘材料150称为绝缘层150”。
[0067]请参照图5C，然后，于介电层170上形成源极180以及漏极190，其中源极180以及漏极190填入接触窗开口 172内，以与半导体迭层130电性连接而形成薄膜晶体管500。详言之，源极180以及漏极190藉由接触窗开口 172与半导体迭层130的第一金属氧化物半导体层132接触。
[0068]由图5C可得知，根据本发明的薄膜晶体管500包括半导体迭层130、绝缘层150”、栅极160、介电层170、源极180以及漏极190。半导体迭层130包括第一金属氧化物半导体层132以及位于第一金属氧化物半导体层132上的第二金属氧化物半导体层134，其中第一金属氧化物半导体层132的电阻值低于第二金属氧化物半导体层134的电阻值。绝缘层150”位于半导体迭层130上。栅极160位于绝缘层150”。介电层170覆盖栅极160，其中介电层170具有多个接触窗开口 172。源极180以及漏极190位于介电层170上且填入接触窗开口 172内，以与半导体迭层130电性连接。再者，根据本发明的薄膜晶体管500可还包括保护层140，其位于半导体迭层130与绝缘层150”之间。值得一提的是，在本实施例中，第一金属氧化物半导体层132的厚度Tl小于第二金属氧化物半导体层134的厚度T2。第二金属氧化物半导体层134的宽度W2实质上与第一金属氧化物半导体层132的宽度Wl一致，接触窗开口 172贯穿第二金属氧化物半导体层134，且源极180以及漏极190藉由接触窗开口 172与第一金属氧化物半导体层132接触。因此，在本实施例中，利用栅极160作为罩幕的自行对准方式以于部分第一金属氧化物半导体层132中形成源极区S与漏极区D，且通道区CH为在栅极160下方的部分第二金属氧化物半导体层134。再者，在本实施例中，绝缘层150”覆盖半导体迭层130，且介电层170覆盖栅极160与绝缘层150”。
[0069]以上的实施例皆以有保护层140(140’ )为例，但在本发明的其他实施例中，也可以依照设计而不需要有保护层140(140’ )(图未示)，本发明不以此为限。
[0070]为了证明本发明的自行对准式的顶栅极结构的薄膜晶体管的设计确实具有较佳的元件特性,特以一实验例来做验证。图6为比较例I?2的薄膜晶体管600的剖面示意图，其中比较例I的半导体层630为氧化铟镓锌(IGZO)，而比较例2的半导体层630为氧化铟锡锌(ITZO)。图6的结构及其制造方法与上述的图1E相似，因此相同的元件以相同的符号表示，且不再重复说明。另外，实验例是使用图1E的薄膜晶体管100的结构，其中第二金属氧化物半导体层134’为氧化铟镓锌(IGZO)且第一金属氧化物半导体层132为氧化铟锡锌(ITZO)。
[0071]图7为比较例I的薄膜晶体管的漏极电流-栅极电压(Id-Vg)曲线图。在图7中，曲线701?703的漏极电压(Vd)为0.1伏特，而曲线704?706的漏极电压为10伏特。再者，曲线701?706的通道宽度为15微米，且曲线701与曲线704的通道长度为5微米、曲线702与曲线705的通道长度为10微米以及曲线703与曲线706的通道长度为15微米。在比较例I中，由于半导体层630为氧化铟镓锌(IGZO)，因此在栅极160下方的部分半导体层630作为通道区且没有源极区与漏极区。由图7可得知，由于通道区以外的区域阻值过高，因此漏极电流偏低(约10-10?10-7安培)。
[0072]图8为比较例2的薄膜晶体管的漏极电流-栅极电压曲线图。在图8中，曲线801?806的通道宽度与长度皆为5微米，曲线801?803的漏极电压为0.1伏特，而曲线804?806的漏极电压为10伏特。再者，曲线801与曲线804的通道区以外的区域宽度为I微米、曲线802与曲线805的通道区以外的区域宽度为1.5微米以及曲线803与曲线806的通道区以外的区域宽度为2微米。在比较例2中，由于半导体层630为氧化铟锡锌(ITZO)，因此在栅极160下方的部分半导体层630作为通道区且其两侧作为源极区与漏极区。由图8可得知，由于通道区以外的区域阻值过低，因此通道区无法关闭。更详细来说，当改变栅极电压时并无法调控漏极电流，漏极电流皆在约1.E-06?1.E-03安培，故元件持续开启而无法关闭。
[0073]图9为实验例的薄膜晶体管的漏极电流-栅极电压曲线图。在图9中，曲线901?906的通道宽度与长度皆为5微米，曲线901?903的漏极电压为0.1伏特，而曲线904?906的漏极电压为10伏特。再者，曲线901与曲线904的通道区以外的区域宽度为I微米、曲线902与曲线905的通道区以外的区域宽度为1.5微米以及曲线903与曲线906的通道区以外的区域宽度为2微米。在实验例中，由于薄膜晶体管具有连续堆迭的氧化铟镓锌(IGZO)与氧化铟锡锌(ITZO)，因此氧化铟锡锌(ITZO)可作为源极区与漏极区，且栅极可顺利地控制氧化铟镓锌(IGZO)而不受其下方氧化铟锡锌(ITZO)影响，进而具有较佳的元件特性。由图9可得知，实验例具有较佳的漏极电流(约1.E-07?1.E-04安培)且没有元件无法关闭的问题。
[0074]综上所述，在本发明的薄膜晶体管及其制造方法中，半导体迭层包括第一金属氧化物半导体层以及位于第一金属氧化物半导体层上的第二金属氧化物半导体层，其中第一金属氧化物半导体层的电阻值低于第二金属氧化物半导体层的电阻值。换言之，本发明的薄膜晶体管具有连续堆迭的两层金属氧化物半导体层，且下层金属氧化物半导体层的电阻值低于上层金属氧化物半导体层的电阻值。再者，本发明的自行对准式的顶栅极结构仅需利用微影蚀刻法即可完成，而不需要进行现有技术中整面性的铝薄膜溅镀以及氧化反应。因此，本发明的自行对准式的顶栅极结构的薄膜晶体管及其制造方法可避免现有技术中铝薄膜的厚度均匀性不易控制以及氧化反应不均匀的问题，故可具有较佳的元件特性。
[0075]虽然本发明已以实施例揭示如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围的前提下，可作些许的更动与润饰，故本发明的保护范围是以本发明的权利要求为准。
【权利要求】
1.一种薄膜晶体管，包括: 一半导体迭层，其包括一第一金属氧化物半导体层以及位于该第一金属氧化物半导体层上的一第二金属氧化物半导体层，其中该第一金属氧化物半导体层的电阻值低于该第二金属氧化物半导体层的电阻值； 一绝缘层，位于该半导体迭层上； 一栅极，位于该绝缘层上； 一介电层，覆盖该栅极，其中该介电层具有多个接触窗开口 ；以及 一源极以及一漏极，位于该介电层上且填入这些接触窗开口内，以与该半导体迭层电性连接。
2.如权利要求1所述的薄膜晶体管，其中该第一金属氧化物半导体层包括氧化铟锡锌(ITZO)、氧化铟镓锌(IGZO)或氧化锌(ZnO)，且该第二金属氧化物半导体层包括氧化铟镓锌(IGZO)或含硅的氧化铟镓锌(S1-1GZO)。
3.如权利要求1所述的薄膜晶体管，其中该第一金属氧化物半导体层的厚度小于该第二金属氧化物半导体层的厚度。
4.如权利要求1所述的薄膜晶体管，其中该第二金属氧化物半导体层的宽度小于该第一金属氧化物半导体层的宽度，以使部分的该第一金属氧化物半导体层裸露出来，且该源极以及该漏极藉由这些接触窗开口与被裸露出来的该第一金属氧化物半导体层接触。
5.如权利要求1所述的薄膜晶体管，其中该第二金属氧化物半导体层的宽度实质上与该第一金属氧化物半导体层的宽度一致，且该源极以及该漏极藉由这些接触窗开口与该第二金属氧化物半导体`层接触。
6.如权利要求1所述的薄膜晶体管，其中该第二金属氧化物半导体层的宽度实质上与该第一金属氧化物半导体层的宽度一致，这些接触窗开口贯穿该第二金属氧化物半导体层，且该源极以及该漏极藉由这些接触窗开口与该第一金属氧化物半导体层接触。
7.如权利要求1所述的薄膜晶体管，其中该栅极覆盖该绝缘层的上表面且暴露出该绝缘层的侧表面。
8.如权利要求1所述的薄膜晶体管，其中该绝缘层覆盖该半导体迭层，且该介电层覆盖该栅极与该绝缘层。
9.如权利要求1所述的薄膜晶体管，还包括一保护层，位于该半导体迭层与该绝缘层之间。
10.一种薄膜晶体管的制造方法，包括: 在一基板上形成一半导体迭层，该半导体迭层包括一第一金属氧化物半导体层以及位于该第一金属氧化物半导体层上的一第二金属氧化物半导体层，其中该第一金属氧化物半导体层的电阻值低于该第二金属氧化物半导体层的电阻值； 于该半导体迭层上形成一绝缘层； 于该绝缘层上形成一栅极； 于该栅极上形成一介电层，其中该介电层具有多个接触窗开口 ；以及 于该介电层上形成一源极以及一漏极，其中该源极以及该漏极填入这些接触窗开口内，以与该半导体迭层电性连接。
11.如权利要求10所述的薄膜晶体管的制造方法，其中:依序形成一第一金属氧化物半导体材料以及一第二金属氧化物半导体材料； 图案化该第一金属氧化物半导体材料以及该第二金属氧化物半导体材料； 在图案化的该第二金属氧化物半导体材料上形成一绝缘材料； 在该绝缘材料上形成该栅极； 以该栅极作为蚀刻罩幕图案化该绝缘材料以及该图案化的第二金属氧化物半导体材料，以使部分的该第一金属氧化物半导体材料裸露出来，而形成该半导体迭层； 在该栅极上形成该介电层，且该介电层中的这些接触窗开口暴露出该半导体迭层的该第一金属氧化物半导体层；以及 该源极以及该漏极藉由这些接触窗开口与该半导体迭层的该第一金属氧化物半导体层接触。
12.如权利要求10所述的薄膜晶体管的制造方法，其中: 依序形成一第一金属氧化物半导体材料以及一第二金属氧化物半导体材料； 图案化该第一金属氧化物 半导体材料以及该第二金属氧化物半导体材料； 在图案化的该第二金属氧化物半导体材料上形成一绝缘材料； 在该绝缘材料上形成该栅极； 以该栅极作为蚀刻罩幕图案化该绝缘材料，以使部分的该第二金属氧化物半导体材料裸露出来，而形成该半导体迭层； 在该栅极上形成该介电层，且该介电层中的这些接触窗开口暴露出该半导体迭层的该第二金属氧化物半导体层；以及 该源极以及该漏极藉由这些接触窗开口与该半导体迭层的该第二金属氧化物半导体层接触。
13.如权利要求10所述的薄膜晶体管的制造方法，其中: 依序形成一第一金属氧化物半导体材料以及一第二金属氧化物半导体材料； 图案化该第一金属氧化物半导体材料以及该第二金属氧化物半导体材料； 在图案化的该第二金属氧化物半导体材料上形成一绝缘材料； 在该绝缘材料上形成该栅极； 以该栅极作为蚀刻罩幕图案化该绝缘材料，以使部分的该第二金属氧化物半导体材料裸露出来，而形成该半导体迭层； 在该栅极上形成该介电层，且该介电层中的这些接触窗开口还贯穿该半导体迭层的该第二金属氧化物半导体层，以使该半导体迭层的该第一金属氧化物半导体层暴露出来；以及 该源极以及该漏极藉由这些接触窗开口与该半导体迭层的该第一金属氧化物半导体层接触。
14.如权利要求10所述的薄膜晶体管的制造方法，其中: 依序形成一第一金属氧化物半导体材料以及一第二金属氧化物半导体材料； 图案化该第一金属氧化物半导体材料以及该第二金属氧化物半导体材料； 在图案化的该第二金属氧化物半导体材料上形成该绝缘材料，且在该绝缘层上形成该栅极； 在该栅极上形成该介电层，其中该介电层中的这些接触窗开口暴露出该半导体迭层的该第二金属氧化物半导体层；以及 该源极以及该漏极藉由这些接触窗开口与该半导体迭层的该第二金属氧化物半导体层接触。
15.如权利要求10所述的薄膜晶体管的制造方法，其中: 依序形成一第一金属氧化物半导体材料以及一第二金属氧化物半导体材料； 图案化该第一金属氧化物半导体材料以及该第二金属氧化物半导体材料； 在图案化的该第二金属氧化物半导体材料上形成该绝缘材料，且在该绝缘层上形成该栅极； 在该栅极上形成该介电层，其中该介电层中的这些接触窗开口贯穿该半导体迭层的该第二金属氧化物半导体层，以使该半导体迭层的该第一金属氧化物半导体层裸露出；以及 该源极以及该漏极藉由这些接触窗开口与该半导体迭层的该第一金属氧化物半导体层接触。
16.如权利要求10所述的薄膜晶体管的制造方法，还包括于该半导体迭层与该绝缘层之间形成一保护层。
17.如权利要求10所述的薄膜晶体管的制造方法，其中该第一金属氧化物半导体层包括氧化铟锡锌(ITZO)、氧化铟镓锌(IGZO)或氧化锌(ZnO)，且该第二金属氧化物半导体层包括氧化铟镓锌(IGZO)或含硅的氧化铟镓锌(S1-1GZO)。
18.如权利要求10所述的薄膜晶体管的制造方法，其中该第一金属氧化物半导体层的厚度小于该第二金属氧化物半导体层的厚度。
【文档编号】H01L21/336GK103531641SQ201310535802
【公开日】2014年1月22日 申请日期:2013年11月1日 优先权日:2013年6月27日
【发明者】张志榜, 郭咨吟 申请人:友达光电股份有限公司