用于处理绝缘体上半导体结构以提高半导体层厚度均匀度的工艺的制作方法

用于处理绝缘体上半导体结构以提高半导体层厚度均匀度的工艺的制作方法
【专利摘要】本发明涉及一种用于处理绝缘体上半导体型结构的工艺，该绝缘体上半导体型结构依次包括支撑衬底(1)、介电层(2)和具有小于或等于100nm的厚度的半导体层(3)，所述半导体层(3)被牺牲氧化物层(4)覆盖，其特征在于该工艺包括以下步骤：在分布在所述结构的表面上的多个点处测量所述牺牲氧化物层(4)和所述半导体层(3)的厚度，以根据所述测量生成所述半导体层(3)的厚度的绘图并确定所述半导体层(3)的平均厚度，选择性刻蚀所述牺牲氧化物层(4)以暴露所述半导体层(3)，以及对所述半导体层(3)执行化学刻蚀，根据所述半导体层(3)的平均厚度的所述绘图来调整所述化学刻蚀的施加、温度和/或持续时间条件，从而在所述测量步骤结束时将所述半导体层(3)至少局部地减薄被识别为高出的厚度的厚度。
【专利说明】用于处理绝缘体上半导体结构以提高半导体层厚度均匀度 的工艺

【技术领域】
[0001] 本发明涉及一种用于处理绝缘体上半导体型结构的工艺，该绝缘体上半导体型结 构依次包括支撑衬底、介电层和着眼于使该半导体层的厚度标准化、具有小于或等于IOOnrn 厚度的半导体层。

【背景技术】
[0002] 在绝缘体上半导体（SeOI)型结构中，介电掩埋层将该半导体层与支撑衬底电隔 离。
[0003] 在介电层的材料是二氧化硅（SiO2)的情况下，该介电掩埋层通常由术语"氧化掩 埋层"的缩写BOX表示。
[0004] 在部分耗尽（PD)SeOI结构中，该介电掩埋层的厚度通常大于IOOnm并且由此足以 确保电性能完整性以及所述层的质量。该半导体层的厚度于是通常在IOOnm到200nm之间。
[0005] 另一方面，在全耗尽（FD)SeOI结构中，该半导体层具有一超薄厚度，也就是说小 于或等于50nm，通常约为12nm并且其可以降低至大约5nm。为了从沟道背面偏振的已证 实优势中获得益处，该介电掩埋层的厚度还可以降低大约150nm的典型厚度，以降至低于 50nm的数值，通常为25nm并且其可以下降至5nm。
[0006] 这种结构特别用于制造晶体管、形成在该超薄半导体层之中或之上的未被掺杂的 沟道层。
[0007] 由于该介电掩埋层所具有以及该半导体层的超薄厚度，这些FD SeOI结构具有能 够精确控制晶体管的沟道、改善短沟道效应以及降低晶体管变化性的优点。
[0008] 对于FD SeOI晶体管，由功函数变化性以及该沟道厚度引起的栅线边缘粗糙度 (LER)造成了总的变化性结构。
[0009] 在沟道未被掺杂的情况下，该总的变化性不会经受随机掺杂波动（RDF)。
[0010] 因此，形成沟道的半导体层的厚度的均匀度是限制FD SeOI器件的变化性的重要 参数。
[0011] 就这一点而言，技术参数包括"晶圆内"均匀度（即，在同一个结构的表面上，所述 结构通常形成为圆形晶圆的形式）和"晶圆至晶圆"均匀度（即，在属于所有生产批次的所 有结构之间）这两者。
[0012] 这两种均匀度条件的组合由层总厚度变化性（LTTV)表达式表示，并且影响FD SeOI结构的制造工艺的参数，以获得预期的均匀度。
[0013] 因此，对于FD SeOI应用，把半导体层具有±0. 5nm的量级的总厚度变化性作为目 标，优选地在±0. 2nm晶圆至晶圆的量级，即在所有生产批次所形成的各种结构之间。
[0014] 文献WO 2004/015759涉及基于所述层的选择性牺牲氧化反应对SeOI的半导体层 的厚度进行修正的工艺。
[0015] 根据工艺条件，牺牲氧化反应消耗了更大或更小的半导体层厚度。
[0016] 接着通过选择性刻蚀，通常利用氢氟酸（HF)将该牺牲氧化物层移除。
[0017] 然而，作为此工艺的对象的结构并不仅是FD SeOI结构，而且包括"常规的"PD SeOI结构。
[0018] 此外，在"批量"型设备（即，在所述设备（例如，反应炉）中多个结构是同时处理 的）中，通过牺牲氧化反应获得的减薄的精确度的数量级比根据期望控制FD SeOI结构上 的均匀度所决定的精确度更大。
[0019] 实际上，由于在设备中温度不是完全均匀的，因此在同一个结构内和/或从一个 结构到相邻结构，氧化厚度会变化。
[0020] 因此，在这样的减薄操作结束时，得到该半导体层厚度的平均为±1至I. 5nm的变 化量。
[0021] 图1示出了如上所述地以及当应用于ro SeOI的制造时在牺牲氧化反应步骤结束 时，与可以获得的半导体层的目标厚度et相比的平均厚度e_n的分布。
[0022] 因此有必要定义用于控制该半导体层的平均厚度的处理，其特别适合于FD SeOI 结构的层所需要的精确度。
[0023] 因此本发明的一个目标是提供用于处理"全耗尽"应用的绝缘体上半导体型结构 的工艺，其使得在整个生产量之上的各种结构之间的半导体层的厚度（晶圆至晶圆厚度） 可以被标准化。
[0024] 通过尽可能小地修改目前的SeOI制造工艺，这种工艺必须能够在工业规模上实 现。
[0025] 所述工艺还必须能够利用商用和便宜的方式来实现。
[0026] 本发明的另一目标是提供一种绝缘体上半导体型结构的制造工艺，其使得保证所 制造的结构的良好均匀度成为可能。


【发明内容】

[0027] 根据本发明所提出的是一种用于处理绝缘体上半导体型结构的工艺，该绝缘体上 半导体型结构依次包括支撑衬底、介电层和具有小于或等于IOOnm的厚度的半导体层，所 述半导体层被牺牲氧化物层覆盖，所述工艺的特征在于其包括以下步骤：
[0028] _在分布在所述结构的表面上的多个点处测量所述牺牲氧化物层和所述半导体 层的厚度，以根据所述测量生成所述半导体层的厚度的绘图并确定所述半导体层的平均厚 度，
[0029] -选择性刻蚀该牺牲氧化物层以暴露该半导体层，以及
[0030] -对所述半导体层执行化学刻蚀，根据所述半导体层的平均厚度的所述绘图来调 整所述化学刻蚀的施加、温度和/或持续时间条件，从而在所述测量步骤结束时将所述半 导体层至少局部地减薄被识别为高出的厚度的厚度。
[0031] 根据本发明的一个实施方式，其目标在于将同一批次的各种晶圆之间的半导体层 的厚度标准化，此方法适用于绝缘体上半导体结构的所述批次。
[0032] 如此，在厚度测量结束时，根据半导体层的平均厚度级别（被定义为在给定的较 低下限和给定的较高上限之间的平均厚度范围的级别）将该结构分类，并且在相同条件下 对属于同一级别的所有结构实施化学刻蚀。
[0033] 有利地，通过将同一级别的所有结构同时浸入到化学刻蚀溶液的容器中而实施所 述化学刻蚀。
[0034] 例如，预先定义从3个至6个的平均厚度级别，其可以用于具有从0? 3nm至0? 5nm 的宽度的所述平均厚度级别。
[0035] 根据本发明的另一实施方式，其目标在于，从该半导体层的厚度的绘图开始，在一 个结构之内将该半导体层的厚度标准化，至少一个区域被确定为具有要被减薄的厚度，以 将所述结构内的该半导体层的厚度标准化。
[0036] 根据一个实施方式，在半导体层的化学刻蚀期间，对所述层的要被减薄的所述至 少一个区域进行局部加热，从而在所述区域提供更大的减薄。
[0037] 根据一个实施方式，与前述一个实施方式进行可选地组合，通过在该半导体层的 表面之上进行喷洒将化学刻蚀溶液选择性地分布，从而将更大量的溶液沉积在要被减薄的 所述至少一个区域上。
[0038] 根据一个实施方式，与前述两个实施方式的一个和/或另一个进行可选地组合， 在半导体层的化学刻蚀期间，该刻蚀溶液施加到要被减薄的所述区域的持续时间大于施加 到该层的其余部分的持续时间。
[0039] 根据本发明的另一实施方式，其目标在于，使由同一个工艺制造的不同批次的晶 圆之间的半导体层的厚度标准化，在所述厚度测量结束时，计算所述批次的所述半导体层 的平均厚度，将平均厚度级别分配给所述批次，并且对所述批次整体执行所述半导体层的 化学刻蚀，根据所述平均厚度级别调整所述化学刻蚀的施加、温度和/或持续时间条件。
[0040] 根据本发明的一个优选实施方式，半导体层的所述化学刻蚀是SCl类型（用于表 述标准清洁1的缩写）。
[0041] 有利地，通过氢氟酸进行牺牲氧化物层的选择性刻蚀。
[0042] 优选地通过椭圆测量术实施该厚度测量。
[0043] 另一主题涉及用于制造绝缘体上半导体型结构的方法，该绝缘体上半导体型结构 依次包括支撑衬底、介电层和具有小于或等于IOOnm的厚度的半导体层。
[0044] 所述方法包括以下步骤：
[0045] _提供被称为施主衬底的衬底，所述衬底包括所述半导体层，
[0046] -在所述半导体层和/或所述支撑衬底上形成至少一个介电层，
[0047] _将所述支撑衬底粘附地键合（adhesive bonding)到所述施主衬底的所述半导 体层，所述至少一个介电层处于键合界面处，以形成所述绝缘体上半导体结构的所述介电 层，
[0048]-将所述半导体层转移至所述支撑衬底，
[0049]-将所述半导体层平滑化，
[0050] -在所述半导体层上形成牺牲氧化物层，
[0051] -按以上所述针对由此形成的结构实施处理。

【专利附图】

【附图说明】
[0052] 参照附图，由以下的详细说明将显示出本发明的其他特征和优点，其中：
[0053] -图1呈现了 ro SeOI型结构的半导体层的平均厚度的分布，
[0054] -图2是根据本发明的处理所施加至的绝缘体上半导体型结构的图，
[0055] -图3A至图3E示意性地示出了能够制造所述结构的Smart Cut?工艺的主要步 骤，
[0056] -图4呈现了在绝缘体上半导体结构上、通过椭圆测量术所测量的测量点的分布 的示例，
[0057] -图5呈现了在根据本发明的处理结束时FD SeOI型结构的半导体层的平均厚度 的分布。

【具体实施方式】
[0058] 图2示意性地例示了用于将半导体层标准化的处理所施加至的绝缘体上半导体 型结构。
[0059] 为了简化该图示，各层的各厚度并不按比例示出。
[0060] 该结构依次包括支撑衬底1、介电层2和半导体层3。
[0061] 该支撑衬底1主要充当针对非常薄的半导体层的机械支撑。
[0062] 该支撑衬底可以是或可以不是由半导体材料（例如硅）制造的。
[0063] 该支撑衬底可以是固体衬底或复合衬底（即由各种材料的层叠组成）。
[0064] 该介电层2可以由任何介电材料制造，例如二氧化硅层、氮化二氧化硅层、氮氧化 硅层和/或由二氧化硅、氮化硅和/或氧化铝组成的叠层。
[0065] 根据本发明的一个【具体实施方式】，该介电层2是超薄的，即其厚度小于或等于 150nm，优选地小于或等于50nm，更优选地小于或等于25nm，或者甚至为5nm的量级。
[0066] 半导体层3由半导体材料制造。
[0067] 优选地，该半导体层3由硅（在此示例中该结构由缩写SOI(用于表示绝缘体上 硅）表示）制造，但是其也可由应变硅（sSi)、硅锗（SiGe)、应变硅锗（sSiGe)、锗、应变锗 (sGe)或选自III-V族的半导体材料制造。
[0068] 在处理之前该半导体层3的厚度小于100nm。
[0069] 至于期望形成FD SeOI型的结构，用于其的半导体层的厚度小于或等于50nm，通 常为12nm的量级，并且其可以减小至大约5nm，考虑到减薄处理所导致的材料去除，半导体 层最初被形成为比最终目标厚度更厚。
[0070] 这种结构可以有利地由Smart Cut?工艺制造，参照图3A至3D示出其各步骤。
[0071] 如图3A所示，提供了衬底30,被称为施主衬底，包括该半导体层3。
[0072] 该施主衬底30可以是由与半导体层3相同的材料构成的固体衬底，或者是由与半 导体层3不同的材料构成的固体衬底，或者可以是包括至少两层不同的材料（其中一层包 括层3)的复合衬底。
[0073] 参照图3B，在施主衬底30上形成介电材料层2。所述介电层将形成SeOI结构的 全部的或部分的介电层。
[0074] 参照图3C，穿透所述介电层2,向施主衬底30中引入原子种类，由此在与层3的预 期厚度相对应的深度形成弱化区31。
[0075] 优选地，通过注入实施种类的所述引入。
[0076] 参照图3D，沿着种类被引入的表面，该施主衬底30被粘附地键合到该支撑衬底1。
[0077] 在键合之前，可以实施本领域技术人员已知的、目的在于提高键能（bonding energy)的表面清洁和/或激活步骤。
[0078] 该支撑衬底可以可选地由例如氧化物层（未示出）这样的介电层覆盖。
[0079] 在这种情况中，此介电层和在施主衬底30上所形成的介电层共同形成SeOI结构 的介电掩埋层2。
[0080] 当然，在不脱离本发明的范围的情况下，还可以采用除了包括半导体层减薄步骤 的Smart Cut?工艺之外的任何工艺。
[0081] 接着，如图3E所示，沿着弱化区31分开该施主衬底30,其导致该半导体层3被转 移至支撑衬底1，该介电层2处于界面处。
[0082] 施主衬底的剩余部分32考虑到其他用途可以有利地进行循环。
[0083] 由此获得了 SeOI结构，为了能够用于电子器件的制造，半导体层3还必须经受最 后工序。
[0084] 这些最后工序的目的特别在于减薄所述层3的厚度，并在于降低由粒子的注入和 由分开所导致的粗糙度。
[0085] 因此，在分开之后，通常会执行半导体层3的平滑化操作。
[0086] 这种平滑化操作通常可以利用快速热退火（RTA)来执行。
[0087] 为了减薄该半导体层3,在所述层上形成牺牲氧化物层4(参照图2)。
[0088] 此氧化物优选地由半导体层3材料的热氧化物形成，其具有消耗所述层的表面部 分的效果。
[0089] 通常可以通过将要被处理的一批SeOI结构放置到反应炉内并通过在该反应炉内 实现导致该半导体层3的表面氧化的条件来实施该氧化处理。
[0090] 因此，使用的是（〇2或〇2+水蒸汽）的氧化气氛以及通常在700°C与1200°C之间的 温度。
[0091] 通过调整此热氧化的条件（特别是其持续时间、其组分，取决于氧化反应将在干 气氛或湿气氛中、其气压以及其温度），可以调整将被消耗的层3的厚度以及结果所述层3 被减薄所达到的程度。
[0092] 牺牲氧化物层4的厚度通常在10与500nm之间。
[0093] 在根据图2的结构（覆盖有牺牲氧化物层的SeOI结构）上所实施的，是测量分布 在该结构的表面上的特定数目的点处的该半导体层的厚度。
[0094] 根据一个优选的实施方式，通过椭圆测量术的测量不仅提供了该牺牲氧化物层4 的厚度，还提供了下层半导体层3的厚度。
[0095] 椭圆测量术是本质上用于监视氧化炉的校正功能的已知的技术。
[0096] 此技术通常用于测量牺牲氧化物层的厚度值（最小值、平均值和最大值），并且如 果这些值相差甚远，则提醒进行维护服务，以调整该反应炉的控制以便使得牺牲氧化物层 的厚度标准化。
[0097] 适用于此用途的椭圆测量术的一个非限制性示例是由KLA-Tencor公司参考 ASET-F5X所销售的机器。
[0098] 反射测量术、并且具体地是X-射线反射测量术（通常由缩写XRR表示）是用于测 量牺牲氧化物层厚度的其他合适的技术。
[0099] 然而，发明人已经观察到椭圆测量术和反射测量术还能够以充分的精确度测量位 于牺牲氧化物层4之下的该半导体层3的厚度，即使所述层4覆盖半导体层3。
[0100] 为了定义将被施加到半导体层3的标准化处理，所采用的是由该椭圆测量术所提 供的所述层的厚度的测量方法。
[0101] 因而，已经常常用于控制氧化反应炉的该测量方法被用于为了获得补充信息，也 就是说，在该结构表面之上所分布的各个点处的半导体层3的厚度。
[0102] 图4示出了在具有300mm直径的圆形衬底上由椭圆测量术所测量的测量点的布置 的示例。在此示例中，有41个测量点。
[0103] 由此获得了该结构的表面之上的半导体层3的厚度的绘图。
[0104] 根据在这些不同的点处所测量的厚度，确定了半导体层的平均厚度。
[0105] 此绘图和/或此平均厚度使得确定这样的一个或多个区域，即，所述一个或多个 区域与目标厚度相比具有高出的厚度，并且必须经受减薄操作以提高半导体层3的厚度的 均匀度。
[0106] 根据情况，所关注的是"晶圆内"均匀度（即，在同一个结构的表面上，所述结构通 常形成为圆形晶圆的形式）和/或"晶圆至晶圆"均匀度（即，在属于所有生产批次的所有 结构之间）。
[0107] 在晶圆内均匀度的情况下，所测得的厚度在每个点与期望的最终产品的目标厚度 进行比较，所述目标厚度小于或等于该平均厚度。
[0108] 在此情况下，该区域或该多个区域、因而其中半导体层3的厚度大于目标厚度的 该区域或该多个区域将被减薄，高出的厚度对应于测量的厚度与目标厚度之间的差异。因 此此时问题是晶圆的一个或更多个"局部"高出的厚度。
[0109] 在晶圆至晶圆均匀度的情况下，将在各个测量点所测得的半导体层3的厚度的平 均值与目标平均厚度进行比较。
[0110] 在此情况下，将被减薄的晶圆因此是半导体层3的平均厚度大于该目标平均厚度 的晶圆，所述高出的厚度对应于这两个平均厚度之间的差值。因此，此时问题是晶圆的"总 体"高出的厚度。
[0111] 为了在一个晶圆内以局部方式减薄这些区域或者为了整体减薄该晶圆，首先执行 该牺牲氧化物层4的选择性刻蚀。
[0112] 为了此目的，采用了适用于刻蚀该牺牲氧化物且不会侵蚀层3的半导体材料的刻 蚀剂。
[0113] 通常，如果层4由二氧化硅制造，那么采用氢氟酸（HF)作为刻蚀剂。
[0114] 当然，本领域技术人员能够根据牺牲氧化物层和半导体层的相应的材料来选取任 何适合的其他刻蚀剂。
[0115] 一旦移除了该层4,则执行该半导体层的化学刻蚀。
[0116] 根据本发明的一个优选的实施方式，所述刻蚀是SCl类型的刻蚀。
[0117] 此SCl刻蚀利用包括氢氧化铵（NH4OH)、过氧化氢（H2O 2)和水（H2O)的混合物的溶 液来实现，其典型的比例是1/1/1至4/4/1的重量浓度。
[0118] 有利地，该溶液保持在40°C与80°C之间的温度下。
[0119] SCl刻蚀具有导致半导体层3的表面氧化的效果，并且因此消耗了所述层的少量 厚度，同时消耗了由此产生的氧化物。
[0120] 所消耗的厚度取决于溶液的组分和温度以及施加到该层3的溶液总量和刻蚀的 持续时间。
[0121] 本领域技术人员能够确定该SCl溶液的组分以及所施加的温度和持续时间，以将 该半导体层减薄预期的厚度。
[0122] 通常，此消耗的厚度是数纳米的量级并且可以控制在零点几纳米之内。
[0123] 该SCl溶液通常用于半导体衬底的处理，以通过清除污染物以清洁其表面。
[0124] 该清洁所产生的刻蚀因而具有不良的影响。
[0125] 然而在本发明中，该SCl溶液不用于以清洁该半导体层为宗旨而是以对其进行刻 蚀从而将其减薄为宗旨。
[0126] 透过该牺牲氧化物层4采用该椭圆测量术的一个优点是，可以使HF刻蚀和SCl刻 蚀步骤直接地相继执行，这简化了该工艺。
[0127] 如果无法穿透该牺牲氧化物层4来进行该半导体层3的厚度测量，则在对该半导 体层3的厚度进行测量之前，确实有必要移除该牺牲氧化物层4,而且仅能接着通过SCl来 进行该特定的减薄，这将会导致更多的晶圆处理操作。
[0128] 根据一个实施方式，每个晶圆被浸入到包括刻蚀溶液的容器内。
[0129] 此实施方式更具体地适用于期望整体减薄的晶圆的处理，该溶液具有消耗在该晶 圆的整个表面上的半导体层的基本均匀的厚度的效果。
[0130] 如下面详细说明的，此刻蚀的条件对于同一个产品批次的所有晶圆不相同，而是 依据每个晶圆的半导体层的平均厚度进行调整。
[0131] 因此，根据本发明的一个实施方式，将从同一个批次得到的结构进行分类，以根据 预定的平均厚度级别将它们重新编组。
[0132] 例如，定义了 5个平均厚度级别，其能够用作所缺乏的较低下限和较高上限的两 个极端的级别，并且以相等的幅度、以零点几纳米的幅度（例如，以从〇. 3 nm至0. 5nm的幅 度）平均厚度范围定义出中间级别。
[0133] 接下来应用于同一个级别的所有晶圆的是相同的SCl刻蚀，但是它与应用于另一 级别的晶圆的刻蚀不同。
[0134] 为此，同一个级别的晶圆同时浸入在同一个SCl溶液的容器中。
[0135] 仅当做指示，下面的表格指示了对于5个平均厚度级别的SCl刻蚀的持续时间和 由所述处理所消耗的半导体层（在此示例中，其由硅制造）的厚度，其是由实验确定的。

【权利要求】
1. 一种用于处理绝缘体上半导体型结构的工艺，该绝缘体上半导体型结构依次包括支 撑衬底（1)、介电层（2)和具有小于或等于lOOnm的厚度的半导体层（3)，所述半导体层（3) 被牺牲氧化物层（4)覆盖，其特征在于该工艺包括以下步骤： -在分布在所述结构的表面上的多个点处测量所述牺牲氧化物层（4)和所述半导体层 (3)的厚度，以根据所述测量生成所述半导体层（3)的厚度的绘图并确定所述半导体层（3) 的平均厚度， -选择性刻蚀所述牺牲氧化物层（4)以暴露所述半导体层（3)，以及 -对所述半导体层（3)执行化学刻蚀，根据所述半导体层（3)的平均厚度的所述绘图来 调整所述化学刻蚀的施加、温度和/或持续时间条件，从而在所述测量步骤结束时将所述 半导体层（3)至少局部地减薄被识别为高出的厚度的厚度。
2. 根据权利要求1所述的工艺，所述工艺应用于批次的绝缘体上半导体结构，其特征 在于，在厚度测量结束时，依据所述半导体层（3)的平均厚度级别对所述结构进行分类，并 且对属于同一个级别的所有结构在相同条件下执行化学刻蚀。
3. 根据权利要求2所述的工艺，其特征在于，通过将同一个级别的所有结构同时浸入 化学刻蚀溶液的容器中来执行所述化学刻蚀。
4. 根据权利要求2和3中任一项所述的工艺，其特征在于，预先定义了从3个至6个的 平均厚度级别。
5. 根据权利要求2至4中任一项所述的工艺，其特征在于，所述平均厚度级别具有从 0? 3nm至0? 5nm的宽度。
6. 根据权利要求1所述的工艺，其特征在于，从所述半导体层（3)的厚度的所述绘图开 始，将至少一个区域确定为具有要被减薄的高出的厚度，以在所述结构内将所述半导体层 (3)的厚度标准化。
7. 根据权利要求6所述的工艺，其特征在于，在所述半导体层（3)的所述化学刻蚀期 间，对所述层（3)的要被减薄的所述至少一个区域进行局部加热，以在所述区域提供更大 的减薄。
8. 根据权利要求6和7中任一项所述的工艺，其特征在于，通过在所述半导体层（3)的 表面上进行喷洒，所述化学刻蚀溶液被选择性地分布，以将更大量的溶液沉积在要被减薄 的所述至少一个区域上。
9. 根据权利要求6至8中任一项所述的工艺，其特征在于，在所述半导体层（3)的所述 化学刻蚀期间，所述刻蚀溶液被施加到要被减薄的所述区域的持续时间大于施加到所述层 (3)的其余部分的持续时间。
10. 根据权利要求1所述的工艺，所述工艺在针对绝缘体上半导体型结构的批次制造 的工艺中实现，其目的是，使构成所述批次的结构的所述半导体层（3)的平均厚度相对于 由同一工艺制造的另一批次的半导体层（3)的平均厚度标准化，其特征在于，在所述厚度 测量结束时，计算所述批次的所述半导体层（3)的平均厚度，将平均厚度级别分配给所述 批次，并且对所述批次整体执行所述半导体层（3)的化学刻蚀，根据所述平均厚度级别调 整所述化学刻蚀的施加、温度和/或持续时间条件。
11. 根据权利要求1至10中的一项所述的工艺，其特征在于，所述半导体层（3)的所述 化学刻蚀是SCI类型。
12. 根据权利要求1至11中的一项所述的工艺，其特征在于，由氢氟酸执行所述牺牲氧 化物层（4)的所述选择性刻蚀。
13. 根据权利要求1至12中的一项所述的工艺，其特征在于，通过椭圆测量术进行所述 厚度测量。
14. 一种用于制造绝缘体上半导体型结构的工艺，所述绝缘体上半导体型结构依次包 括支撑衬底（1)、介电层（2)和具有小于或等于lOOnm的厚度的半导体层（3)，所述工艺包 括以下步骤： _提供被称为施主衬底的衬底，所述衬底包括所述半导体层（3)， -在所述半导体层和/或所述支撑衬底（1)上形成至少一个介电层， -将所述支撑衬底（1)粘附地键合到所述施主衬底的所述半导体层（3)，所述至少一个 介电层处于键合界面处，以形成所述绝缘体上半导体结构的所述介电层（2)， -将所述半导体层（3)转移至所述支撑衬底（1)， -将所述半导体层（3)平滑化， -在所述半导体层（3)上形成牺牲氧化物层（4)， 所述工艺的特征在于，在由此形成的所述结构上执行根据权利要求1至13中的一项所 述的处理。
【文档编号】H01L21/66GK104380447SQ201380026524
【公开日】2015年2月25日 申请日期:2013年5月1日 优先权日:2012年5月25日
【发明者】沃尔特·施瓦岑贝格, 卡里纳·杜雷特, F·博迪特 申请人:索泰克公司