包括垂直沟道pmos晶体管的可变电阻存储器件及其制造方法

包括垂直沟道pmos晶体管的可变电阻存储器件及其制造方法
【专利摘要】提供一种具有垂直沟道的半导体器件、包括所述半导体器件的可变电阻存储器件以及所述半导体器件的制造方法。具有垂直沟道的所述半导体器件包括：垂直柱体，形成在半导体衬底上，并且包括内部部分和包围内部部分的外部部分；结区，形成在垂直柱体的外部部分中；以及栅极，被形成为包围垂直柱体。垂直柱体的内部部分具有比垂直柱体的外部部分小的晶格常数。
【专利说明】包括垂直沟道PMOS晶体管的可变电阻存储器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2013年8月19日向韩国知识产权局提交的申请号为10-2013-0097818的韩国专利申请的优先权，其全部内容通过弓I用合并于此。

【技术领域】
[0003]本发明构思涉及一种半导体集成电路器件及其制造方法，更具体而言，涉及一种包括具有垂直沟道的PMOS晶体管的可变电阻存储器件及其制造方法。

【背景技术】
[0004]随着移动数字信息通信和电子消费行业的快速发展，对现有的电荷控制的器件的研究会遇到限制。因而，需要发展非现有的电荷控制的器件的新功能的存储器件。具体地，需要开发具有大容量、超高速度、以及超低功率的下一代存储器件，以满足对主信息装置中的大容量的存储器的需求。
[0005]目前，利用电阻器件作为存储媒介的可变电阻存储器件已经被提出了作为下一代存储器件。可变电阻存储器件的典型的实例是相变随机存取存储器(PCRAM)、电阻RAM(ReRAM)、以及磁阻 RAM (MRAM)0
[0006]每个可变电阻存储器件可以包括开关器件和电阻器件，并且可以根据电阻器件的状态来存储数据“O”或“I”。
[0007]即使在可变电阻存储器件中，优先改善集成密度，并且在有限的和小的面积中集成尽可能多的存储器单元。
[0008]为了满足要求，可变电阻存储器件也采用三维(3D)晶体管结构。3D晶体管可以包括沟道和包围栅，所述沟道沿与半导体衬底的表面垂直的方向延伸，所述包围栅被形成为包围沟道。
[0009]3D晶体管需要高操作电流以保持高电阻可变特性。


【发明内容】

[0010]根据本发明构思的一个示例性实施例，提供了一种半导体器件。所述半导体器件可以包括:垂直柱体,形成在半导体衬底上并且包括内部部分和包围内部部分的外部部分；结区，形成在垂直柱体的外部部分中；以及栅极，被形成为包围垂直柱体，其中，垂直柱体的内部部分具有比垂直柱体的外部部分小的晶格常数。
[0011]根据本发明构思的另一个示例性实施例，提供了一种可变电阻存储器件。所述可变电阻存储器件可以包括:柱体，包括沟道区、位于沟道区下方的源极、以及位于沟道区上的漏极；栅极，被形成为包围柱体的外周缘；加热电极，形成在漏极之上；以及可变电阻层，形成在加热电极上，其中，柱体的沟道区以如下方式形成:使得通过沟道区与形成有源极和漏极的区域中的至少一个区域的结将压应力提供至沟道区。
[0012]根据本发明构思的另一个示例性实施例，提供了一种制造半导体器件的方法。所述方法可以包括以下步骤:在半导体衬底上形成第一半导体层，其中，第一半导体层具有比半导体衬底小的晶格常数；将第一半导体层、和半导体衬底的一部分图案化以形成初级柱体；在初级柱体的外周缘上形成具有与半导体衬底相同的材料的第二半导体层以形成柱体；在柱体的上部中形成漏极并且在柱体的下部中形成源极；以及形成栅极以包围柱体的外周缘。
[0013]在以下标题为“【具体实施方式】”的部分描述这些和其他的特点、方面以及实施例。

【专利附图】

【附图说明】
[0014]从如下结合附图的详细描述中将更加清楚地理解本公开的主题的以上和其他的方面、特征和其他的优点，其中:
[0015]图1至图5是说明制造根据本发明构思的一个实施例的具有垂直沟道的半导体器件的方法的截面图；
[0016]图6是说明包括根据本发明构思的一个实施例的具有垂直沟道的半导体器件的可变电阻存储器件的截面图；
[0017]图7是说明根据本发明构思的一个实施例的具有垂直沟道的半导体器件的立体图；
[0018]图8至图10是说明制造根据本发明构思的另一个实施例的具有垂直沟道的半导体器件的制造方法的截面图。

【具体实施方式】
[0019]在下文中，将参照附图更详细地描述示例性实施例。本文参照截面图描述示例性实施例，截面图是示例性实施例和中间结构的示意性图示。照此，可以预料到图示的形状变化是缘于例如制造技术和/或公差。因而，示例性实施例不应被解释为局限于本文所说明的区域的特定形状、而是可以包括例如缘于制造的形状差异。在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行夸大。附图中相同的附图标记表示相同的元件。还要理解的是，当提及一层在另一层或衬底“上”时，其可以直接在另一层或衬底上、或者还可以存在中间层。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示一个部件经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。
[0020]本文参照截面和/或平面图描述本发明构思，截面图和/或平面图是本发明构思的示例性实施例的示意性图示。然而，本发明构思的实施例不应当被解释为限制于本发明构思。尽管将示出和描述本发明构思的一些实施例，但是对于本领域的普通技术人员将理解的是，在不脱离本发明构思的原理和精神的情况下可以对这些示例性实施例进行变化。
[0021]参见图1，制备半导体衬底200。半导体衬底200可以是例如硅(Si)衬底，包含诸如N型杂质的第一导电杂质。N型杂质可以包括磷(P)或砷(As)。第一半导体层210和第二半导体层220被顺序沉积在半导体衬底200上。第一半导体层210可以由晶格常数小于由硅(Si)形成的半导体衬底200的晶格常数的材料形成。第一半导体层210可以包括以下之一:碳化硅(SiC)、氮化铝(A1N)、氮化镓(GaN)、硫化锌(ZnS)、氧化锌(ZnO)、硒化锌(ZnSe)、硫化镉(CdS)、磷化硼(BP)、氮化铟(InN)、硒化镉(CdSe)。第一半导体层210可以是在随后的工艺中实质形成沟道的区域。第一半导体层210的厚度可以通过考虑沟道的长度来确定。例如，第一半导体层210可以通过考虑载流子迁移率特性经由外延生长方法生长成单晶结构。第二半导体层220可以形成在第一半导体层210上。第二半导体层220可以由与半导体衬底200相同的材料例如硅(Si)形成。第二半导体层220可以是要在随后的工艺中形成漏极区的区域。第二半导体层220的长度可以通过考虑漏极区域的宽度来确定。
[0022]参见图2，第二半导体层220、第一半导体层210、以及半导体衬底200的一部分可以被图案化以形成初级柱体PU。初级柱体Pll可以具有比要形成的垂直沟道小的线宽。附图标记220a、210a、以及200a分别表示图案化的第二半导体层、图案化的第一半导体层以及半导体衬底的图案化的部分。
[0023]参见图3，第三半导体层225可以形成在图2中所标出的初级柱体Pll的外壁上。例如，第三半导体层225可以由与半导体衬底的图案化的部分200a和图案化的第二半导体层220a相同的材料诸如硅(Si )材料形成。第三半导体层225可以利用外延生长方法形成在形成有图2中所标出的初级柱体Pll的半导体衬底的所得的结构上。第三半导体层225可以利用诸如各向异性刻蚀方法的间隔件刻蚀方法形成在图2中所标出的初级柱体Pll的外壁上。因此,用于形成垂直沟道的柱体P完成。柱体P的内部部分由具有比柱体P的外部部分的材料小的晶格常数的材料形成。即，要实质形成沟道的沟道区和非沟道区的区域可以由彼此不同的半导体材料形成，并且沟道区可以被形成为以非沟道区的区域包围。沟道区可以由具有比非沟道区的区域小的晶格常数的材料形成。
[0024]参见图4，栅绝缘层230可以形成在柱体P上和半导体衬底200的暴露出的表面上。栅绝缘层230可以包括经由氧化方法形成的氧化硅(S12)层。栅绝缘层230可以包括诸如氧化钽(TaO)层、氧化钛(T1)层、钛酸钡(BaT1)层、锆酸钡(BaZrO)层、氧化锆(ZrO)层、氧化铪(HfO )层、氧化镧(LaO )层、氧化招(Al O )层、氧化乾(YO )层、氧化错娃(Zr S i O )层的金属氧化物层、或金属氮化物层、或者它们的组合，经由沉积方法来沉积。
[0025]参见图5，第二导电杂质(例如，诸如含硼(B)的离子的P型杂质)被注入至柱体P的上部区域(与第二半导体层相对应的区域)和下部区域(与半导体衬底相对应的区域)，以在柱体P的上部区域中形成漏极D，并且在柱体P的下部区域中形成源极，因而定义了 PMOS晶体管。源极可以形成在整个半导体衬底200 (即半导体衬底200中限定的整个有源区)中，以作为公共源极CS操作。漏极D可以采用轻掺杂漏极(LDD)方式来形成，以减小短沟道效应，诸如栅致漏极泄漏(GIDL)。接着，包围栅240可以形成在柱体P的外周缘上。可以例如通过将栅导电层沉积在形成有栅绝缘层230的半导体衬底的所得结构的表面上并且利用各向异性刻蚀方法来刻蚀栅导电层来形成包围栅240。包围栅240可以被形成为具有比柱体P低的高度。包围栅240可以被形成为对应于实质沟道区，即图案化的第一半导体层210a的区域。包围栅240可以包括选自以下的至少一种:例如，钨(W)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钥(MoN)、氮化铌(NbN)、氮化钛硅(TiSiN)、氮化钛铝(TiAIN)、氮化钛硼(TiBN)、氮化锆硅(ZrSiN)、氮化钨硅(WSiN)、氮化钨硼(WBN)、氮化锆铝(ZrAIN)、氮化钥硅(MoSiN)、氮化钥铝(MoAIN)、氮化钽硅(TaSiN)、氮化钽铝(TaAIN)、钛(Ti)、钥(Mo)、钽(Ta)、硅化钛(TiSi)、硅化钽(TaSi)、钛钨(TiW)、氮氧化钛(T1N)、氮氧化钛铝(TiAlON)、氮氧化钨(WON)、氮氧化钽(TaON)、以及掺杂的多晶硅。接着，层间绝缘层245可以被形成为掩埋在形成有包围栅240的半导体衬底上的所得结构中。
[0026]如图6中所示，加热电极250和图案化的可变电阻层255顺序形成在漏极D上，以形成可变电阻存储器件。可以通过在形成有层间绝缘层245半导体衬底上的所得结构上顺序形成加热电极层和可变电阻层并且图案化加热电极层和可变电阻层来形成加热电极250和图案化的可变电阻层255。图案化的可变电阻层255可以包括用于ReRAM的PCMO层、用于PCRAM的硫族化物层、用于MRAM的磁性层、用于自旋转移力矩磁阻RAM (STTMRAM)的磁化反转器件层、或者用于聚合物RAM (PoRAM)的聚合物层。
[0027]如图7中所示，根据一个实施例的PMOS晶体管可以形成为使得要实质形成沟道的图案化的第一半导体层210a可以由晶格常数小于非沟道区的区域的材料形成，非沟道区的区域包括例如半导体衬底的图案化的部分200a、图案化的第二半导体层220a、以及第三半导体层225。因此，可以在半导体衬底200和图案化的第一半导体层210a之间的结界面处、以及图案化的第一半导体层210a和图案化的第二半导体层220a之间的结界面处产生晶格常数差异，且因而可以将压应力施加至图案化的第一半导体层210a。在将压应力施加至要形成沟道的图案化的第一半导体层210a时，空穴是主要迁移的PMOS晶体管的空穴迁移率可以相当大地增大，且因而PMOS晶体管的电流驱动能力可以改善。
[0028]另外，图案化的第一半导体层210a的外周缘被具有不同于图案化的第一半导体层210a的晶格常数的第三半导体层225包围，以经由图案化的第一半导体层210a和第三半导体层225之间的横向结进一步地施加额外的压应力至图案化的第一半导体层210a。
[0029]如图8中所示，初级柱体Pll的图案化的第一半导体层210a可以由叠层形成，该叠成包括第一子半导体层210-1、第二子半导体层210-2、以及第三子半导体层210-3。当图案化的第一半导体层210a由SiC形成时,第一子半导体层210-1和第三子半导体层210-3可以是所包含的碳(C)含量低于SiC中C的化学计量比的SiC层(在下文中，被称作为低C浓度SiC层)，并且第二子半导体层210-2可以是所包含的C含量高于SiC中C的化学计量比的SiC层(在下文中，被称作为高C浓度SiC层)。当SiC层中C的含量增大时，SiC层的晶格常数趋向于减小。因此，具有最小晶格常数的材料形成在图案化的第一半导体层210a的实质有效的沟道区中，以减小沟道中的电子迁移率并且最大化沟道中的空穴迁移率。
[0030]如图9中所示，图案化的第一半导体层212按漏极的长度进一步延伸，以形成没有图2中的图案化的第二半导体层220a的初级柱体PU。因此，漏极D可以形成在图案化的第一半导体层212的上部中。
[0031]如图10中所示，图案化的第一半导体层215可以按漏极的长度延伸，以形成没有图2中的图案化的第二半导体层220a的初级柱体P11，如图9中所示。图案化的第一半导体层215可以由低C浓度SiC层215-1和高C浓度SiC层215-2形成。图案化的第一半导体层215的配置可以朝漏极D的方向减小沟道的晶格常数，以增加PMOS晶体管的漏极电流。
[0032]根据本实施例，在具有内部部分和被形成为包围内部部分的外部部分的柱体结构中，内部部分由具有比外部部分小的晶格常数的材料形成。因此，压应力被施加至随后要形成沟道的柱体的内部部分，由此改善PMOS晶体管的电流驱动能力。
[0033]本发明的以上实施例是说明性的，而不是限制性的。各种替换和等同形式是可以的。本发明不限于本文描述的实施例。本发明也不限于任何特定类型的半导体器件。考虑到本公开的内容，其他增加、删减或修改是明显的，并且意在落入所附权利要求的范围内。
[0034]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0035]技术方案L 一种半导体器件,包括:
[0036]垂直柱体，所述垂直柱体形成在半导体衬底上，并且包括内部部分和包围所述内部部分的外部部分；
[0037]结区，所述结区形成在所述垂直柱体的所述外部部分中；以及
[0038]栅极，所述栅极被形成为包围所述垂直柱体，其中，所述垂直柱体的所述内部部分的晶格常数小于所述垂直柱体的所述外部部分的晶格常数。
[0039]技术方案2.如技术方案I所述的半导体器件，其中，所述垂直柱体包括:
[0040]第一半导体层，所述第一半导体层形成在所述半导体衬底上；
[0041]第二半导体层，所述第二半导体层形成在所述第一半导体层上；以及
[0042]第三半导体层，所述第三半导体层形成在所述第一半导体层和所述第二半导体层的外周缘上，其中，所述第一半导体层构成所述垂直柱体的所述内部部分，并且其中，所述半导体衬底、所述第二半导体层以及所述第三半导体层构成所述垂直柱体的所述外部部分。
[0043]技术方案3.如技术方案2所述的半导体器件，其中，构成所述垂直柱体的所述外部部分的所述半导体衬底、所述第二半导体层以及所述第三半导体层中的至少之一包括硅Si材料。
[0044]技术方案4.如技术方案3所述的半导体器件，其中，所述第一半导体层包括以下之一:SiC、AlN、GaN、ZnS、ZnO、ZnSe、CdS、BP、InN 以及 CdSe0
[0045]技术方案5.如技术方案3所述的半导体器件，其中，当所述第一半导体层是SiC层时，所述第一半导体层由顺序层叠的包含低于SiC中C的化学计量比的C含量的低C浓度SiC层、包含高于SiC中C的化学计量比的C含量的高C浓度SiC层、以及包括低于SiC中C的化学计量比的C含量的低C浓度SiC层形成。
[0046]技术方案6.如技术方案2所述的半导体器件，其中，所述结区包括源极和漏极，所述源极形成在所述半导体衬底中，而所述漏极形成在所述第二半导体层中。
[0047]技术方案7.如技术方案I所述的半导体器件，其中，所述垂直柱体包括:
[0048]第一半导体层，所述第一半导体层形成在所述半导体衬底上；以及
[0049]第二半导体层，所述第二半导体层形成在所述第一半导体层的外周缘上，其中，所述第一半导体层构成所述垂直柱体的所述内部部分，并且其中，所述半导体衬底和所述第二半导体层构成所述垂直柱体的所述外部部分。
[0050]技术方案8.如技术方案7所述的半导体器件，其中，所述结区包括源极和漏极，所述源极形成在所述半导体衬底中，而所述漏极形成在所述第一半导体层的上部中。
[0051]技术方案9.如技术方案8所述的半导体器件，其中，所述第一半导体层包括以下之一:SiC、AlN、GaN、ZnS、ZnO、ZnSe、CdS、BP、InN 以及 CdSe0
[0052]技术方案10.如技术方案8所述的半导体器件，其中，当所述第一半导体层是SiC层时，所述第一半导体层由顺序层叠的包含低于SiC中C的化学计量比的C含量的低C浓度SiC层、包含高于SiC中C的化学计量比的C含量的高C浓度SiC层、以及包含低于SiC中C的化学计量比的C含量的低C浓度SiC层形成。
[0053]技术方案11.如技术方案I所述的半导体器件，还包括栅绝缘层，所述栅绝缘层形成在所述垂直柱体与所述栅极之间、以及所述半导体衬底与所述栅极之间。
[0054]技术方案12.—种可变电阻存储器件，包括:
[0055]柱体，所述柱体包括沟道区、位于所述沟道区之下的源极、以及位于所述沟道区上的漏极；
[0056]栅极，所述栅极被形成为包围所述柱体的外周缘；
[0057]加热电极，所述加热电极形成在所述漏极之上；以及
[0058]可变电阻层，所述可变电阻层形成在所述加热电极上，其中，所述柱体的所述沟道区以如下方式形成:使得通过所述沟道区与形成有所述源极和所述漏极的区域中的至少一个区域的结将压应力提供至所述沟道区。
[0059]技术方案13.如技术方案12所述的可变电阻存储器件，其中，所述沟道区由晶格常数小于形成有所述源极和所述漏极的区域中的至少一个区域的晶格常数的材料形成。
[0060]技术方案14.如技术方案12所述的可变电阻存储器件，还包括:
[0061]半导体层，所述半导体层被形成为在所述沟道区与所述栅极之间包围所述沟道区的外周缘；以及
[0062]栅绝缘层，所述栅绝缘层被插入在所述半导体层和所述栅极之间，其中，所述半导体层由与形成有所述源极的区域相同的材料形成。
[0063]技术方案15.—种制造半导体器件的方法，所述方法包括以下步骤:
[0064]在半导体衬底上形成第一半导体层，其中，所述第一半导体层的晶格常数小于所述半导体衬底的晶格常数；
[0065]将所述第一半导体层、和所述半导体衬底的一部分图案化，以形成初级柱体；
[0066]在所述初级柱体的外周缘上形成第二半导体层以形成柱体，所述第二半导体层具有与所述半导体衬底相同的材料；
[0067]在所述柱体的上部中形成漏极，并且在所述柱体的下部中形成源极；以及
[0068]形成栅极以包围所述柱体的外周缘。
[0069]技术方案16.如技术方案15所述的方法，还包括以下步骤:
[0070]在形成所述第一半导体层的步骤和将所述第一半导体层和所述半导体衬底的一部分图案化的步骤之间，在所述第一半导体层上形成第三半导体层，所述第三半导体层具有与所述半导体衬底相同的材料；以及
[0071]在将所述第一半导体层和所述半导体衬底的一部分图案化的步骤期间，将所述第三半导体层图案化以形成初级柱体。
[0072]技术方案17.如技术方案16所述的方法，其中，所述半导体衬底、所述第二半导体层以及所述第三半导体层中的至少之一包括硅Si材料。
[0073]技术方案18.如技术方案16所述的方法，其中，所述半导体衬底、所述第一半导体层、所述第二半导体层以及所述第三半导体层中的至少之一经由外延生长方法来形成。
[0074]技术方案19.如技术方案15所述的方法,其中,所述第一半导体层包括以下之一:SiC、AIN、GaN、ZnS、ZnO、ZnSe, CdS, BP、InN 以及 CdSe0
[0075]技术方案20.如技术方案15所述的方法，其中，形成所述第一半导体层的步骤包括以下步骤:
[0076]在所述半导体衬底上形成低C浓度SiC层，所述低C浓度SiC层包含低于SiC中C的化学计量比的C含量；以及
[0077]在所述低C浓度SiC层上形成高C浓度SiC层，所述高C浓度SiC层包含高于SiC中C的化学计量比的C含量。
【权利要求】
1.一种半导体器件,包括: 垂直柱体，所述垂直柱体形成在半导体衬底上，并且包括内部部分和包围所述内部部分的外部部分； 结区，所述结区形成在所述垂直柱体的所述外部部分中；以及 栅极，所述栅极被形成为包围所述垂直柱体，其中，所述垂直柱体的所述内部部分的晶格常数小于所述垂直柱体的所述外部部分的晶格常数。
2.如权利要求1所述的半导体器件，其中，所述垂直柱体包括: 第一半导体层，所述第一半导体层形成在所述半导体衬底上； 第二半导体层，所述第二半导体层形成在所述第一半导体层上；以及 第三半导体层，所述第三半导体层形成在所述第一半导体层和所述第二半导体层的外周缘上，其中，所述第一半导体层构成所述垂直柱体的所述内部部分，并且其中，所述半导体衬底、所述第二半导体层以及所述第三半导体层构成所述垂直柱体的所述外部部分。
3.如权利要求2所述的半导体器件，其中，构成所述垂直柱体的所述外部部分的所述半导体衬底、所述第二半导体层以及所述第三半导体层中的至少之一包括硅Si材料。
4.如权利要求3所述的半导体器件，其中，所述第一半导体层包括以下之一:SiC、AlN、GaN、ZnS, ZnO, ZnSe, CdS, BP、InN 以及 CdSe0
5.如权利要求3所述的半导体器件，其中，当所述第一半导体层是SiC层时，所述第一半导体层由顺序层叠的包含低于SiC中C的化学计量比的C含量的低C浓度SiC层、包含高于SiC中C的化学计量比的C含量的高C浓度SiC层、以及包括低于SiC中C的化学计量比的C含量的低C浓度SiC层形成。
6.如权利要求2所述的半导体器件，其中，所述结区包括源极和漏极，所述源极形成在所述半导体衬底中，而所述漏极形成在所述第二半导体层中。
7.如权利要求1所述的半导体器件，其中，所述垂直柱体包括: 第一半导体层，所述第一半导体层形成在所述半导体衬底上；以及 第二半导体层，所述第二半导体层形成在所述第一半导体层的外周缘上，其中，所述第一半导体层构成所述垂直柱体的所述内部部分，并且其中，所述半导体衬底和所述第二半导体层构成所述垂直柱体的所述外部部分。
8.如权利要求7所述的半导体器件，其中，所述结区包括源极和漏极，所述源极形成在所述半导体衬底中，而所述漏极形成在所述第一半导体层的上部中。
9.如权利要求8所述的半导体器件，其中，所述第一半导体层包括以下之一:SiC、AlN、GaN、ZnS, ZnO, ZnSe, CdS, BP、InN 以及 CdSe0
10.如权利要求8所述的半导体器件，其中，当所述第一半导体层是SiC层时，所述第一半导体层由顺序层叠的包含低于SiC中C的化学计量比的C含量的低C浓度SiC层、包含高于SiC中C的化学计量比的C含量的高C浓度SiC层、以及包含低于SiC中C的化学计量比的C含量的低C浓度SiC层形成。
【文档编号】H01L45/00GK104425713SQ201410006953
【公开日】2015年3月18日 申请日期:2014年1月7日 优先权日:2013年8月19日
【发明者】朴南均 申请人:爱思开海力士有限公司