Soi结构及其制作方法
【专利摘要】一种SOI结构的制作方法，包括：提供衬底；形成依次位于所述衬底上的埋氧层、半导体层；在所述埋氧层、半导体层的侧壁上形成侧墙；以所述侧墙为掩模，沿衬底方向去除部分衬底材料，以形成由剩余衬底与所述埋氧层围成的沟槽；在所述沟槽中形成介质材料。此外本发明还提供了一种SOI结构，包括衬底、位于衬底的边缘部上的介质材料；依次位于所述衬底和所述介质材料上的埋氧层、半导体层以及位于埋氧层、半导体层侧壁上的侧墙。本发明的技术方案具有以下优点：在衬底上开设沟槽并在所述沟槽中形成介质材料，使得半导体层与衬底之间的间距增大，进而使得所述半导体层与衬底之间的寄生电容减小。
【专利说明】SOI结构及其制作方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，具体涉及一种SOI结构及其制作方法。
【背景技术】
[0002]随着半导体技术的发展，集成电路的集成度越来越高，器件的特征尺寸越来越小，器件本身对射频特性的影响也越来越明显。
[0003]采用体硅衬底的半导体器件容易产生闩锁效应。现有技术发展了一种绝缘体上硅SOI (Silicon On Insulator, SOI)结构的衬底,采用所述SOI结构的半导体器件具有较好的射频特性。
[0004]参考图1，示出了现有技术一种SOI结构半导体器件的示意图。所述半导体器件包括:衬底I，所述衬底I上方设有埋氧层2 (Buried Oxide, BOX)，所述埋氧层2上方设置有半导体层；所述半导体层用于形成源区5、漏区6。
[0005]所述半导体层的源区5、漏区6与衬底I之间容易形成寄生电容3、4。
[0006]SOI结构半导体器件的性能与所述寄生电容大小有关，寄生电容越大将导致SOI结构的半导体器件的整体射频性能降低，具体表现为:输出信号强度变差、产生非线性的信号输出。
[0007]因此，为了提升SOI结构半导体器件的射频性能，如何减小所述半导体层2与衬底I之间的寄生电容成为本领域技术人员亟待解决的技术问题之一。
【发明内容】
[0008]本发明解决的问题是提供一种SOI结构，以改善SOI结构的半导体器件中的寄生电容。
[0009]为解决上述问题，本发明提供一种SOI结构的制作方法，包括:
[0010]提供衬底；
[0011]形成依次位于所述衬底上的埋氧层、半导体层；
[0012]在所述埋氧层、半导体层的侧壁上形成侧墙；
[0013]以所述侧墙为掩模，沿衬底方向去除部分衬底材料，以形成由剩余衬底与所述埋氧层围成的沟槽；
[0014]在所述沟槽中形成介质材料。
[0015]可选的，所述侧墙的厚度在300?500埃的范围内。
[0016]可选的，沿衬底方向去除部分衬底材料，形成沟槽的步骤包括:使所述沟槽沿衬底方向的深度小于所述半导体层宽度的二分之一。
[0017]可选的，在所述沟槽中形成介质材料的步骤包括:在所述沟槽中形成由所述介质材料围成的空隙。
[0018]可选的，所述半导体层用于形成源区和漏区，所述空隙的位置与所述源区和漏区的位置相对应。[0019]可选的，在所述沟槽中形成介质材料的步骤包括:通过高密度等离子体化学气相沉积的方式形成所述介质材料。
[0020]可选的，沿衬底方向去除部分衬底材料的步骤包括:通过湿法蚀刻去除部分衬底材料。
[0021]可选的，所述衬底的材料为硅，所述侧墙的材料为氧化硅，所述湿法蚀刻的蚀刻剂采用氢氧化钾或者四甲基氢氧化铵。
[0022]本发明还提供一种SOI结构，包括:
[0023]衬底，所述衬底的中心部相对于边缘部凸起；
[0024]位于所述衬底的边缘部上的介质材料；
[0025]依次位于所述衬底和所述介质材料上的埋氧层、半导体层；
[0026]位于所述埋氧层、半导体层侧壁上的侧墙。
[0027]可选的，所述介质材料内形成有空隙。
[0028]与现有技术相比，本发明的技术方案具有以下优点:
[0029]在衬底上开设沟槽并在所述沟槽中形成介质材料，使得半导体层与衬底之间的间距增大，进而使得所述半导体层与衬底之间的寄生电容减小。
[0030]进一步，在所述介质材料中形成空隙，空隙的介电常数低于介质材料的介电常数，从而进一步减小了所述半导体层与衬底之间的寄生电容。
【专利附图】
【附图说明】
[0031]图1是现有技术一种SOI结构的半导体器件的结构示意图；
[0032]图2是本发明SOI结构的制作方法一实施例的流程示意图；
[0033]图3至图7是本发明SOI结构的制作方法一实施例形成的SOI结构的示意图；
[0034]图8是本发明SOI结构第一实施例的俯视图；
[0035]图9至图11是本发明SOI结构形成的半导体器件的示意图；
[0036]图12是本发明SOI结构第二实施例的俯视图。
【具体实施方式】
[0037]在现有的SOI结构的半导体器件中，源区、漏区与衬底之间容易产生一定大小的寄生电容，寄生电容会对半导体器件的射频特性造成影响，使器件输出的信号强度变差、信号波形失真。
[0038]为了解决所述技术问题，本发明提供一种SOI结构，参考图2是本发明SOI结构的制作方法一实施例的流程示意图。所述制作方法大致包括:
[0039]步骤SI，提供衬底；
[0040]步骤S2，形成依次位于所述衬底上的埋氧层、半导体层；
[0041]步骤S3，在所述埋氧层、半导体层的侧壁上形成侧墙；
[0042]步骤S4，以所述侧墙为掩模，沿衬底方向去除部分衬底材料，以形成由剩余衬底与所述埋氧层围成的沟槽；
[0043]步骤S5,在所述沟槽中形成介质材料。
[0044]本发明通过所述沟槽增大了半导体层(用于形成源区、漏区)与沟槽下方衬底之间的距离，根据电容公式，源区、漏区到所述衬底的距离增大意味着减小了源区、漏区与所述衬底之间的寄生电容。
[0045]下面结合附图对本发明的【具体实施方式】做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的【具体实施方式】的限制。
[0046]如图3所示，执行步骤SI，提供衬底100。
[0047]在本实施例中，所述衬底100采用硅衬底。但是，本发明对衬底100的材料不作任何限制，在具体应用中可采用其他半导体材料作为所述衬底100。
[0048]继续参考图3，执行步骤S2，形成依次位于所述衬底100上的埋氧层101以及半导体层102。
[0049]具体地，形成埋氧层101以及半导体层102的步骤包括:
[0050]先在衬底100上依次覆盖埋氧层材料和半导体层材料。
[0051]之后，通过曝光、刻蚀等步骤图形化半导体层材料以形成有源区。图形化后的半导体层材料为半导体层102。
[0052]在刻蚀所述半导体层102时还刻蚀所述埋氧层材料，直至露出衬底100，所述埋氧层材料图形化后形成埋氧层101。
[0053]其中，所述半导体层102用于形成半导体器件。在本实施例中，所述半导体层102用做MOS管的基底，所述半导体层102中会形成源区和漏区。在本实施例中，半导体层102为P型硅层，不应以此限制本发明半导体层102的材料和掺杂类型。
[0054]所述埋氧层101可以起到隔离所述半导体层102与所述衬底100的作用。在本实施例中，埋氧层101的材料为氧化硅。
[0055]需要说明的是，本实施例中，所述方法还包括:在半导体层102上方依次形成垫氧层103和顶层104，其中:
[0056]顶层104用作化学机械研磨工艺的阻挡层。在本实施例中，所述顶层104采用氮化硅材料。
[0057]垫氧层103用于缓冲所述顶层104应力。在本实施例中，垫氧层103采用二氧化硅材料。
[0058]如图4所示，执行步骤S3，在所述埋氧层101、半导体层102的侧壁上形成侧墙105，所述侧墙105用于作为掩模，保护所述埋氧层101、半导体层102。
[0059]具体地，所述侧墙105的材料是氧化硅。形成所述侧墙105的方法是，在所述埋氧层101、半导体层102上以及埋氧层101、半导体层102露出的衬底100上沉积氧化硅，随后去除位于所述埋氧层101与所述半导体层102露出部分的表面上的氧化硅，留下的位于埋氧层101、半导体层102侧壁上的剩余部分的氧化硅构成所述侧墙105。
[0060]在本实施例中，所述沉积氧化硅的步骤可以采用化学气相沉积的方式形成，但是本发明对第一侧墙105的材料和形成工艺不做限制。
[0061]需要说明的是，如果所述侧墙105的厚度过小，则无法起到保护所述埋氧层101、半导体层102的作用；但是，如果所述侧墙105的厚度过大，将妨碍到后续的介质材料的形成并造成材料的浪费。因此，可选地，侧墙105的厚度在300?500埃的范围内。[0062]如图5所示，在执行步骤S4时，以所述侧墙105作为掩模，沿衬底100方向(即沿衬底100表面朝向衬底100中心的方向，如图5中箭头A示意的方向)去除与埋氧层101相接触的一部分衬底材料，使剩余的衬底100的宽度小于所述半导体层102的宽度，形成由剩余衬底100与所述埋氧层101以及侧墙105围成的沟槽109。
[0063]所述沟槽109的位置与半导体层102后续将要做出的源区、漏区的位置相互对应(在图5中，所述沟槽109位于半导体层102中将要做出源区、漏区的位置的下方)，用于形成介质材料，所述沟槽109增大了剩余的衬底100与半导体层102之间的间距d，基于电容公式C= ε S/d，在增大了间距d之后，可以减小寄生电容C。
[0064]可选的，所述沟槽109的位置与半导体层102后续形成的源区、漏区的位置相对应，(即所述沟槽109位于半导体层102中源区、漏区的下方)，以便于使后续填充于所述沟槽109中的本征半导体层与所述源区、漏区的位置相对应。
[0065]在本实施例中，为了保证衬底100对埋氧层101的支撑强度，所述沟槽109沿衬底100方向的深度小于所述半导体层102宽度的二分之一。
[0066]在本实施例中，去除衬底材料的方法可以采用湿法蚀刻。具体地，所述衬底100的材料为硅，所采用的蚀刻剂可以是氢氧化钾或者四甲基氢氧化铵，这种蚀刻剂能够快速去除部分衬底材料，而不会对侧墙105产生过多地损伤。
[0067]如图6所示，执行步骤S5，在所述沟槽109中形成介质材料107。
[0068]所述介质材料107位于衬底100与部分埋氧层101之间，使得半导体层102中的源区、漏区与沟槽109下方衬底100之间的间距d增大，从而减小了衬底100与源区、漏区之间的寄生电容。
[0069]在本实施例中，所述介质材料107采用氧化硅，形成介质材料107的方式可以是高密度等离子体化学气相沉积。但是，本发明对介质材料107的材料和形成工艺不做限制。
[0070]可选地，如图7所示，在本实施例中，在沟槽109中形成介质材料109的步骤中，沟槽109内的介质材料107有时将无法全部覆盖沟槽109内壁，使沟槽109内容易形成由介质材料107、沟槽109所围成的空隙106。
[0071]所述空隙106与所述半导体层102内形成源区、漏区的位置相对应。具体地说，所述空隙106在垂直于衬底100的方向上与所述源区、漏区相重叠。
[0072]由于空隙106的介电常数小于介质材料107的介电常数，结合电容公式中电容与介电常数成正比的关系，在存在有所述空隙106时，衬底100与源区、漏区之间的寄生电容将得到进一步的减小。
[0073]在本实施例中，形成介质材料107时采用密度等离子体化学气相沉积的方式，采用这种方式容易形成所述空隙106，但是本发明对形成介质材料107的具体工艺不作限制。
[0074]除此以外，在形成介质材料107后，还包括通过化学机械抛光去除多余的介质材料107，直至剩余介质材料107与顶层104齐平。以便于在SOI结构上形成半导体器件。
[0075]至此，完成了本实施例SOI结构的制作过程。
[0076]为了更清楚地介绍本发明SOI结构的优点，下面结合SOI结构的应用进行说明。参考图8至图12，是本发明SOI结构一实施例形成的半导体器件的示意图。需要说明的是，此处半导体器件是以MOS器件为例进行说明，但是本发明对此不作限制，所述SOI结构上还可以形成其他半导体器件。[0077]在SOI结构上形成半导体器件之前，还包括去除垫氧层103、顶层104，直至露出半导体层102。
[0078]如图8所示是本发明SOI结构第一实施例的俯视图，在上述SOI结构制作完后，去除SOI结构的顶层104和垫氧层103，并在露出的半导体层102上形成多叉指结构(multiple finger device)的栅极 108。
[0079]此外，还可以在所述半导体层102内形成源极和漏极(图中未标出)，由于所述源极和漏极与衬底100之间的间距较大，可减小源极和漏极与衬底100之间的寄生电容。
[0080]相应的，本发明还提供一种SOI结构，参考9所示，在栅极108两侧的半导体层102中源区111和漏区112。(需要说明的是，为了使附图更加清楚、简洁，此处图9只示意了图8中的一个栅极并加以放大，不应以此限制本发明)
[0081]结合参考图10和图11，分别示出了图9沿剖线AA’和B_B’的剖面示意图。
[0082]所述源区111和漏区112位于半导体层102，位于沟槽109的上方，而所述衬底100位于所述沟槽的下方，所述源区111和漏区112与所述衬底100之间的间距较大，因此，可以减小所述源区111和漏区112与所述衬底100的寄生电容，进而增强了半导体器件的射
频特性。
[0083]可选的，所述沟槽中形成有由介质材料107与沟槽109所围城的空隙，所述空隙处于源区111和漏区112和所述衬底100之间，使得源区111、漏区112和衬底100之间的介电常数减小，因此，可以减小所述源区111和漏区112与所述衬底100的寄生电容，进一步增强半导体器件的射频特性。
[0084]参考图12，为本发明SOI结构的制作方法的第二实施例的俯视图。本实施例与第一实施例的相同之处不再赘述。
[0085]本实施例与第一实施例的不同之处在于，本实施例有源区面积较大(本实施例用于形成多叉指结构的栅极，因此有源区面积较大)，因此，在执行步骤S2，形成依次位于所述衬底上的埋氧层以及半导体层时，包括以下分步骤:
[0086]先在衬底上依次覆盖埋氧层材料和半导体层材料。
[0087]之后，通过曝光、刻蚀等步骤图形化半导体层材料和埋氧层材料时，除了通过图形化定义有源区之外，还对有源区内的半导体层材料和埋氧层材料也进行图形化直至露出衬底，从而将较大尺寸的有源区划分成多个较小的区域。
[0088]继续参考图12，在有源区内形成有3个并列的小块区域，但是本发明对有源区内小块区域的数量和排布方式不作限制。
[0089]之后与上述实施例类似地，继续执行步骤S3，在有源区的埋氧层、半导体层的侧壁上形成第一侧墙(图中未示出)。
[0090]执行步骤S4，以所述第一侧墙为掩模进行刻蚀，可以形成有源区之间的第一沟槽201。以所述第二侧墙为掩模进行刻蚀，可以形成小块区域之间的第二沟槽202。
[0091]后续步骤与上述实施例的技术方案类似，在此不再赘述。此外，本发明还提供一种SOI结构，请继续参考图7所示，所述SOI结构包括衬底100，所述衬底100上方设置有埋氧层101，埋氧层101上方设有半导体层102，所述半导体层102上方从上到下依次设有垫氧层103和顶层104。
[0092]衬底100的中心部相对于边缘部凸起，且所述衬底100的侧壁开设有沟槽109 ;所述沟槽109内设置有介质材料107。
[0093]所述介质材料107增大了半导体层102中到衬底100的间距d，从而减小了源区、漏区与所述衬底100之间的寄生电容。
[0094]在本实施例中，介质材料107中还形成有空隙106，所述空隙106的存在减小了源区、漏区与所述衬底100之间的介电常数，进一步减小所述寄生电容。
[0095]需要说明的是，所述SOI结构可以由上述的制作方法形成，也可以由其他制作方法形成，本发明对此不作限制。
[0096]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种SOI结构的制作方法，其特征在于，包括: 提供衬底； 形成依次位于所述衬底上的埋氧层、半导体层； 在所述埋氧层、半导体层的侧壁上形成侧墙； 以所述侧墙为掩模，沿衬底方向去除部分衬底材料，以形成由剩余衬底与所述埋氧层围成的沟槽； 在所述沟槽中形成介质材料。
2.如权利要求1所述的制作方法，其特征在于，所述侧墙的厚度在300?500埃的范围内。
3.如权利要求1所述的制作方法，其特征在于，沿衬底方向去除部分衬底材料，形成沟槽的步骤包括:使所述沟槽沿衬底方向的深度小于所述半导体层宽度的二分之一。
4.如权利要求1所述的制作方法，其特征在于，在所述沟槽中形成介质材料的步骤包括:在所述沟槽中形成由所述介质材料围成的空隙。
5.如权利要求4所述的制作方法，其特征在于，所述半导体层用于形成源区和漏区，所述空隙的位置与所述源区和漏区的位置相对应。
6.如权利要求1所述的制作方法，其特征在于，在所述沟槽中形成介质材料的步骤包括:通过高密度等离子体化学气相沉积的方式形成所述介质材料。
7.如权利要求1所述的制作方法，其特征在于，沿衬底方向去除部分衬底材料的步骤包括:通过湿法蚀刻去除部分衬底材料。
8.如权利要求7所述的制作方法，其特征在于，所述衬底的材料为硅，所述侧墙的材料为氧化硅，所述湿法蚀刻的蚀刻剂采用氢氧化钾或者四甲基氢氧化铵。
9.一种SOI结构，其特征在于，包括: 衬底,所述衬底的中心部相对于边缘部凸起； 位于所述衬底的边缘部上的介质材料； 依次位于所述衬底和所述介质材料上的埋氧层、半导体层； 位于所述埋氧层、半导体层侧壁上的侧墙。
10.如权利要求9所述SOI结构，其特征在于，所述介质材料内形成有空隙。
【文档编号】H01L21/762GK103730405SQ201410006921
【公开日】2014年4月16日 申请日期:2014年1月7日 优先权日:2014年1月7日
【发明者】刘张李 申请人:上海华虹宏力半导体制造有限公司