半导体装置制造方法

半导体装置制造方法
【专利摘要】本发明提供一种对由反转层、积累层、转移等引起的泄漏电流的流动进行抑制而能够实现耐压的提高的半导体装置。根据一实施方式，半导体装置具备半导体基板和在上述半导体基板上形成的第一膜。进而上述装置具备在上述第一膜上形成的第一导电型或本征型的第一半导体层、在上述第一半导体层上形成的上述第一导电型或本征型的第二半导体层。进而上述装置具备具有与上述第一半导体层相接的第一上部、与上述第一膜相接的第二上部、位于上述第一上部与上述第二上部之间的第一侧部、以及位于上述第二上部与上述半导体基板的下部之间的第二侧部的第二导电型在内的第三半导体层。
【专利说明】半导体装置
[0001]相关申请:
[0002]本申请享受以日本专利申请2013-189746号(申请日:2013年9月12日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。

【技术领域】
[0003]本发明的实施方式涉及半导体装置。

【背景技术】
[0004]利用GaN (氮化镓)类材料的HEMT (高电子迁移率晶体管)通过在GaN层与AlGaN(氮化铝镓)层之间的异质界面上自然产生的2DEG (2维电子气)层而能够最大限度地利用GaN类材料的特性，作为在下一代的放大器或开关元件等中使用的器件而受到关注。作为HEMT所要求的性能之一，有绝缘破坏耐压。绝缘破坏耐压是能够施加到HEMT的源电极与漏电极之间的最大电压。
[0005]HEMT的GaN层与AlGaN层在半导体基板上隔着缓冲层(buffer层)而层叠。但是，由于半导体基板与GaN层的晶格常数或热膨胀系数相互不同，因此缓冲层、GaN层、AlGaN层包含作为结晶缺陷的一种的错位(日语:転位)。在向HEMT施加了高电压时，它们的错位成为泄漏电流产生的原因。此外，在增大HEMT的耐压时，在半导体基板与缓冲层之间产生载流子，形成反转层或积累层。其结果，成为源电极与漏电极被短沟道化的状态，导致泄漏电流产生。这些泄漏电流成为HEMT的耐压提高的障碍。


【发明内容】

[0006]本发明的实施方式提供一种对由反转层、积累层、转移等引起的泄漏电流的流动进行抑制而能够实现耐压的提高的半导体装置。
[0007]实施方式的半导体装置具备:半导体基板；以及形成在上述半导体基板上的第一膜。进而，上述装置具备:形成在上述第一膜上的第一导电型或本征型的第一半导体层；以及形成在上述第一半导体层上的上述第一导电型或本征型的第二半导体层。进而，上述装置具备第二导电型的第三半导体层，该第二导电型的第三半导体层具有与上述第一半导体层相接的第一上部、与上述第一膜相接的第二上部、位于上述第一上部与上述第二上部之间的第一侧部、以及位于上述第二上部与上述半导体基板的下部之间的第二侧部。

【专利附图】

【附图说明】
[0008]图1是表示第一实施方式的半导体装置的构造的剖视图。
[0009]图2是用于说明第一实施方式的半导体装置的详细情况的剖视图。
[0010]图3是表示第一实施方式的第一变形例的半导体装置的构造的剖视图。
[0011]图4是表示第一实施方式的第二变形例的半导体装置的构造的剖视图。
[0012]图5是表示第一实施方式的第三变形例的半导体装置的构造的剖视图。
[0013]图6是表示第二实施方式的半导体装置的构造的剖视图。
[0014]图7是表示第二实施方式的第一变形例的半导体装置的构造的剖视图。
[0015]图8是表示第二实施方式的第二变形例的半导体装置的构造的剖视图。

【具体实施方式】
[0016]以下，使用附图来说明实施方式。
[0017](第一实施方式)
[0018]图1是表示第一实施方式的半导体装置的构造的剖视图。图1的半导体装置作为电力用晶体管而具备HEMT。
[0019]图1的半导体装置具备:n型或P型的半导体基板1、作为第一膜的例子的缓冲层
2、作为第一半导体层的例子的η型或i型(本征型)的电子行走层3、作为第二半导体层的例子的η型或i型的电子供给层4、栅电极5、源电极6、漏电极7、绝缘膜8、作为第三半导体层的例子的第一以及第二 P型半导体层11、12、第一以及第二绝缘膜13、14。
[0020]图1的第一、第二 P型半导体层11、12分别是第三半导体层的第一、第二层的例子。此外，η型、P型分别是第一、第二导电型的例子。另外，i型的半导体层意思是，有意不包含η型杂质以及P型杂质的半导体层。i型的半导体层也被称为未掺杂的半导体层。
[0021]半导体基板I具有上部S1和下部S2。半导体基板I例如是娃基板。图1不出了与半导体基板I的上部S1、下部S2平行且相互垂直的X方向以及Y方向、与半导体基板I的上部S1、下部S2垂直的Z方向。
[0022]在本说明书中，将+ Z方向作为上方向来处理，将-Z方向作为下方向来处理。例如，半导体基板I的上部S1、下部S2的位置关系被表现为，半导体基板I的上部Sdi于半导体基板I的下部S2的上方。
[0023]缓冲层2形成在半导体基板I的上部S1上。缓冲层2例如是包含AlN (氮化铝)层、AlGaN层、GaN层等在内的层叠膜。缓冲层2也可以掺杂了碳原子。
[0024]电子行走层3形成在缓冲层2上。电子行走层3例如是η型或i型的GaN层。符号R表示在电子行走层3的上端产生2DEG层的区域。
[0025]电子供给层4被形成在电子行走层3上。电子供给层4例如是η型或i型的AlGaN层。
[0026]栅电极(控制电极)5在电子供给层4上隔着绝缘膜8而形成。另一方面，源电极(第一主电极)6和漏电极(第二主电极)7在电子供给层4上直接形成，与电子供给层4电连接而形成欧姆接触。栅电极5配置在一组的第一以及第二 P型半导体层11、12的正上方。此外，源电极6配置于在二组的第一以及第二 P型半导体层11、12之间所夹着的位置。同样，漏电极7配置于在二组的第一以及第二 P型半导体层11、12之间所夹着的位置。栅电极5、源电极6以及漏电极7具有在Y方向上延伸的形状。此外，绝缘膜8例如是硅氧化膜或硅氮化膜。
[0027]第一、第二 P型半导体层11、12具有与电子行走层3相接的第一上部S3、与缓冲层2相接的第二上部S4、位于第一上部S3与第二上部S4之间的第一侧部S5、位于第二上部S4与半导体基板I的下部S2之间的第二侧部S6。
[0028]第一上部S3位于电子行走层3的上端与缓冲层2的上端之间的高度。但是，第一上部S3设置成由电子行走层3与第一 P型半导体层11之间的pn结(或Pi结)引起的耗尽层不与2DEG产生的区域R相接的高度。此外，第二上部S4位于与半导体基板I的上部S1大致相同的高度。符号K表不位于第二上部S4与第一侧部S5之间的角部。第一、第二上部s3、S4与栅电极5、源电极6、漏电极7同样地具有沿Y方向延伸的形状。
[0029]符号A1表示在第二上部S4附近的由第一侧部S5包围的区域的面积。此外，符号A2表示在第二上部S4附近的由第二侧部S6包围的区域的面积。本实施方式中，面积A2被设定得比面积A1大(A2 > A1),具体来说，设定为大于等于面积A1的2倍(A2 ^ 2k,)0
[0030]第一 P型半导体层11具有第一上部S3和第一侧部S5。第一 P型半导体层11是含有Ga (镓)以及N (氮)的化合物半导体层，例如是由同质外延生长而形成的P型的GaN层。同质外延层具有所包含的错位少这样的优点。
[0031]第二 P型半导体层12具有第二上部S4和第二侧部S6,由与第一 P型半导体层11不同的半导体材料形成。第二 P型半导体层12是含有Al (铝)、Ga以及N在内的化合物半导体层，例如是P型的AlGaN层。第二 P型半导体层12包括位于第一上部S3与半导体基板I的上部S1之间的第一部分12a、以及位于半导体基板I的上部S1与下部S2之间的第二部分 12b。
[0032]第一绝缘膜13在第二上部S4与半导体基板I的下部S2之间，以与第二 P型半导体层12相接的方式形成。第二绝缘膜14在半导体基板I的下部S2以覆盖第二 P型半导体层12和第一绝缘膜13的方式形成。第一绝缘膜13和第二绝缘膜14例如是S12膜(硅氧化膜)或Al2O3膜(铝氧化膜)。
[0033]第一、第二 P型半导体层11、12和第一、第二绝缘膜13、14例如能够通过在半导体基板I的下部S2形成槽(trench),在槽的内部依次形成第一 p型半导体层11、第二 p型半导体层12、第一绝缘膜13，以覆盖第二 P型半导体层12以及第一绝缘膜13的方式形成第二绝缘膜14而形成。但是，第一、第二 P型半导体层11、12和第一、第二绝缘膜13、14也可以通过其他的方法来形成。
[0034]图2是用于说明第一实施方式的半导体装置的详细情况的剖视图。
[0035]如图2所示，缓冲层2或电子行走层3包含较多的错位α。缓冲层2、电子行走层
3、电子供给层4的错位α的密度为，缓冲层2最大，电子供给层4最小。在增大HEMT的耐压时，如箭头β所示，泄漏电流沿着错位α流动。该泄漏电流成为朝着半导体装置的芯片端面流动。
[0036]此外，在增大HEMT的耐压时，在半导体基板I与缓冲层2之间产生载流子，形成反转层(或积累层。以下相同)Y。其结果，源电极6和漏电极7成为被短沟道化后的状态，产生泄漏电流。该泄漏电流也成为朝向半导体装置的芯片端面流动。
[0037]但是，本实施方式中，在电子行走层3与第一 P型半导体层11之间、或半导体基板I与第二 P型半导体层12之间形成有pn结(或pi结。以下相同)。在这些pn结部会产生电子或空穴不充分的耗尽层。因此，通过基于这些pn结的势垒，将泄漏电流的流动限制，即，泄漏路径被切断。因此，根据本实施方式，能够抑制因反转层Y或错位α引起的泄漏电流的流动，使HEMT的耐压提高。
[0038]此外，本实施方式的第一以及第二 P型半导体层11、12在第一侧部S5与第二侧部S6之间，具有与缓冲层2相接的第二上部S4。因此，由反转层Y引起的泄漏电流为了流到芯片端面需要经过沿着该第二上部S4的较长的P型层(第二 P型半导体层12)。从而，根据本实施方式，通过这样的较长的P型层，能够抑制由反转层Y引起的泄漏电流流到芯片端面。
[0039]该P型层的X方向的长度优选的是尽可能长。但是，位于第二上部S4与第一侧部S5之间的角部K有通过刻蚀加工或回蚀加工等而被圆化的情况。因此，P型层的X方向的长度优选的是，将角部K具有圆度部的情况也考虑在内而设定得足够长。
[0040]从而，本实施方式中，将面积A2设定为大于等于面积A1的2倍。由此，根据本实施方式，能够将该P型层的X方向的长度设定的足够长。
[0041](第一实施方式的变形例的半导体装置)
[0042]图3是表示第一实施方式的第一变形例的半导体装置的构造的剖视图。
[0043]图1的第二 P型半导体层12包括位于第一上部S3与半导体基板I的上部S1之间的第一部分12a、以及位于半导体基板I的上部S1与下部S2之间的第二部分12b。
[0044]另一方面，图3的第二 P型半导体层12包括位于半导体基板I的上部S1与下部S2之间的第二部分12b，但不包括位于第一上部S3与半导体基板I的上部S1之间的第一部分 12a。
[0045]图4是表示第一实施方式的第二变形例的半导体装置的构造的剖视图。
[0046]图4的半导体装置具有将图1的半导体装置的第一、第二 P型半导体层11、12用第三P型半导体层15替换后的构造。从而，图4的第一上部S3、第二上部S4、第一侧部S5、以及第二侧部S6由相同的半导体材料(第三P型半导体层15的材料)形成。第三P型半导体层15是包含Ga以及N在内的化合物半导体层，例如是通过同质外延生长而形成的P型的GaN层。第三P型半导体层15是第三半导体层的例子。
[0047]图5是表示第一实施方式的第三变形例的半导体装置的构造的剖视图。
[0048]图1的栅电极5的正下方的第一上部S3设置在与源电极6或漏电极7的正下方的第一上部S3相同的高度上。图1所示的形状的第一上部S3例如具有制造容易这样的优点。
[0049]另一方面，图5的栅电极5的正下方的第一上部S3设置在比源电极6或漏电极7的正下方的第一上部S3低的高度上。图5的栅电极5的正下方的第一上部S3优选的是，例如设置在与缓冲层2的上端的高度接近的高度上。图5所示的形状的第一上部S3例如具有不使作为电子的通道的2DEG层的电子迁移率降低这样的优点。另外，图5所示的形状的第一上部S3也能够适用于图3和图4的半导体装置、及后述的图6?图8的半导体装置。
[0050]本实施方式中，也可以代替图1所示的构造而采用图3、图4、或图5所示的构造。
[0051]以下，比较图1、图3、图4以及图5的半导体装置。
[0052]在图1、图3、图5的半导体装置中，不仅使用作为GaN层的第一 P型半导体层11，还使用作为AlGaN层的第二 P型半导体层12。AlGaN层具有例如带隙比GaN层大、能够进一步提高HEMT的耐压这样的优点。
[0053]另一方面，图4的半导体装置中，代替第一以及第二 P型半导体层11、12而仅使用作为GaN层的第三P型半导体层15。该情况下，由于不使用AlGaN层而仅使用GaN层，因此与使用GaN层以及AlGaN层的情况相比，得到能将半导体装置的制造工序简单化这样的优点。此外，第三P型半导体层15也可以代替GaN层而设为AlGaN层。
[0054]如以上那样，本实施方式的半导体装置具备具有与电子行走层3相接的第一上部S3、与缓冲层2相接的第二上部S4、位于第一上部S3与第二上部S4之间的第一侧部S5、位于第二上部S4与半导体基板I的下部S2之间的第二侧部S6在内的P型半导体层11、12 (或15)。从而，根据本实施方式，能够抑制由反转层、积累层、错位引起的泄漏电流的流动，使HEMT的耐压提高。
[0055](第二实施方式)
[0056]图6是表示第二实施方式的半导体装置的构造的剖视图。
[0057]图6的半导体装置除了图4所示的构成要素以外，具备第四P型半导体层16。图6的第三以及第四P型半导体层15、16是第三半导体层的例子。此外，图6的第三以及第四P型半导体层15、16分别是第三半导体层的第一、第二层的例子。
[0058]第三P型半导体层15具有第一上部S3、第一侧部S5、以及第二侧部S6。另一方面，第四P型半导体层16具有第二上部S4。第四P型半导体层16例如是包含P型杂质在内的娃层。
[0059]第四P型半导体层16例如能够通过在半导体基板I的下部S2形成在半导体基板I的上部S1与下部S2之间具有底部的第一槽、向第一槽的底部的半导体基板I注入P型杂质、之后在第一槽的底部形成第二槽而形成。该情况下，第四P型半导体层16是形成在半导体基板I内的P型半导体区域。
[0060]另外，在半导体基板I是η型基板的情况下，以第四P型半导体层16的杂质浓度成为通过pn结而形成势垒的浓度的方式进行上述的P型杂质的注入。另一方面，在半导体基板I是P型基板的情况下，优选的是，，将第四P型半导体层16的杂质浓度设定得高于P型的半导体基板I的杂质浓度，以达到不对P型的半导体基板I的结晶性产生影响的程度。这些情况下，优选将第四P型半导体层16的厚度设定为能够将P型杂质注入的厚度，例如优选设为大于等于I μ m (更具体来说是大于等于3 μ m)是。
[0061]此外，第三P型半导体层15与第一、第二绝缘膜13、14例如能够通过在第一以及第二槽的内部依次形成第三P型半导体层15、第一绝缘膜13，以覆盖第三P型半导体层15以及第一绝缘膜13的方式形成第二绝缘膜14而形成。但是，第三P型半导体层15与第一、第二绝缘膜13、14也可以通过其他的方法形成。
[0062]接着，继续参照图6，说明第二实施方式的半导体装置的详细情况。关于符号α、β、Y的意思与图2相同。
[0063]图2的第一以及第二 P型半导体层11、12在第一侧部S5与第二侧部S6之间具有与缓冲层2相接的第二上部S4。因此，由反转层(或积累层。以下相同)Y引起的泄漏电流为了流到芯片端面而需要经过沿着该第二上部S4的较长的P型层(第二 P型半导体层12)。
[0064]同样，图6的第三以及第四P型半导体层15、16也在第一侧部S5与第二侧部S6之间具有与缓冲层2相接的第二上部S4。因此，由反转层Y引起的泄漏电流为了流到芯片端面而需要经过沿着该第二上部S4的较长的P型层(第四P型半导体层16)。
[0065]从而，根据本实施方式，通过这样的第四P型半导体层16，能够抑制由反转层Y引起的泄漏电流流到芯片端面。
[0066](第二实施方式的变形例的半导体装置)
[0067]图7是表示第二实施方式的第一变形例的半导体装置的构造的剖视图。
[0068]图7的半导体装置具有将图6的半导体装置的第三P型半导体层15用第一、第二P型半导体层11、12替换后的构造。图7的第一、第二、第四P型半导体层11、12、16是第三半导体层的例子。此外，图7的第一、第二、第四P型半导体层11、12、16分别是第三半导体层的第一、第二、第三层的例子。
[0069]第一 P型半导体层11具有第一上部S3和第一侧部S5。第二 P型半导体层12具有第二侧部S6。第一、第二、第四P型半导体层11、12、16由相互不同的半导体材料形成。
[0070]图8是表示第二实施方式的第二变形例的半导体装置的构造的剖视图。
[0071]图7的第二 P型半导体层12包含位于半导体基板I的上部S1与下部S2之间的第二部分12b，但是不包含位于第一上部S3与半导体基板I的上部S1之间的第一部分12a。
[0072]另一方面，图8的第二 P型半导体层12包含位于第一上部S3与半导体基板I的上部S1之间的第一部分12a、以及位于半导体基板I的上部S1与下部S2之间的第二部分12b。
[0073]本实施方式中，也可以替代图6所示的构造而采用图7或图8所示的构造。
[0074]如以上那样，本实施方式的半导体装置具备具有与电子行走层3相接的第一上部S3、与缓冲层2相接的第二上部S4、位于第一上部S3与第二上部S4之间的第一侧部S5、位于第二上部S4与半导体基板I的下部S2之间的第二侧部S6在内的P型半导体层15、16 (或11、12、16)。从而，根据本实施方式，能够抑制由反转层、积累层、以及错位引起的泄漏电流的流动、使HEMT的耐压提高。
[0075]说明了本发明的一些实施方式，但这些实施方式是作为例子而提示的，并不意味着限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并包含在权利要求书中记载的发明和其等价的范围中。
【权利要求】
1.一种半导体装置，具备: 半导体基板； 第一膜，形成在上述半导体基板上； 第一导电型或本征型的第一半导体层，形成在上述第一膜上； 上述第一导电型或本征型的第二半导体层，形成在上述第一半导体层上；以及第二导电型的第三半导体层，具有与上述第一半导体层相接的第一上部、与上述第一膜相接的第二上部、位于上述第一上部与上述第二上部之间的第一侧部、以及位于上述第二上部与上述半导体基板的下部之间的第二侧部。
2.如权利要求1所述的半导体装置， 上述第三半导体层具备: 第一层，具有上述第一上部和上述第一侧部；以及 第二层，具有上述第二上部和上述第二侧部，由与上述第一层不同的材料形成。
3.如权利要求2所述的半导体装置， 上述第一层是第一化合物半导体层， 上述第二层是由与上述第一化合物半导体层不同的材料形成的第二化合物半导体层。
4.如权利要求3所述的半导体装置， 上述第一化合物半导体层含有镓以及氮， 上述第二化合物半导体层含有铝、镓、以及氮。
5.如权利要求2所述的半导体装置， 上述第二层的带隙比上述第一层的带隙大。
6.如权利要求2所述的半导体装置， 上述第二层包括: 第一部分，位于上述第一上部与上述半导体基板的上部之间；以及 第二部分，位于上述半导体基板的上部与上述半导体基板的下部之间。
7.如权利要求1所述的半导体装置， 上述第三半导体层的上述第一上部、上述第二上部、上述第一侧部、以及上述第二侧部由相同的材料形成。
8.如权利要求7所述的半导体装置， 上述第三半导体层是化合物半导体层。
9.如权利要求8所述的半导体装置， 上述化合物半导体层至少含有镓以及氮。
10.如权利要求1所述的半导体装置， 上述第三半导体层具备: 第一层，具有上述第一上部、上述第一侧部、以及上述第二侧部；以及 第二层，具有上述第二上部，由与上述第一层不同的材料形成。
11.如权利要求10所述的半导体装置， 上述第二层由与上述半导体基板相同的半导体材料形成，并且含有上述第二导电型的杂质。
12.如权利要求1所述的半导体装置， 上述第三半导体层具备: 第一层，具有上述第一上部和上述第一侧部； 第二层，具有上述第二侧部，由与上述第一层不同的材料形成；以及 第三层，具有上述第二上部，由与上述第一层以及第二层不同的材料形成。
13.如权利要求12所述的半导体装置， 上述第二层包括: 第一部分，位于上述第一上部与上述半导体基板的上部之间；以及 第二部分，位于上述半导体基板的上部与上述半导体基板的下部之间。
14.如权利要求1所述的半导体装置， 还具备在上述第二上部与上述半导体基板的下部之间以与上述第三半导体层相接的方式形成的第一绝缘膜。
15.如权利要求14所述的半导体装置， 还具备在上述半导体基板的下部以覆盖上述第三半导体层和上述第一绝缘膜的方式形成的第二绝缘膜。
16.如权利要求1所述的半导体装置， 上述第二上部附近的由上述第二侧部包围的区域的面积是，大于等于上述第二上部附近的由上述第一侧部包围的区域的面积的2倍。
17.一种半导体装置，具备: 半导体基板； 第一膜，形成在上述半导体基板上； 第一导电型或本征型的第一半导体层，形成在上述第一膜上； 上述第一导电型或本征型的第二半导体层，形成在上述第一半导体层上； 形成在上述第二半导体层上的控制电极、第一主电极以及第二主电极；以及多个第二导电型的第三半导体层，具有与上述第一半导体层相接的第一上部、与上述第一膜相接的第二上部、位于上述第一上部与上述第二上部之间的第一侧部、以及位于上述第二上部与上述半导体基板的下部之间的第二侧部， 上述控制电极配置在一个第三半导体层的正上方。
18.如权利要求17所述的半导体装置， 在上述控制电极的正下方配置的第三半导体层的上述第一上部的高度比在除了上述控制电极的正下方以外的地方配置的第三半导体层的上述第一上部的高度低。
19.如权利要求17所述的半导体装置， 上述第一主电极配置在相互邻接的两个第三半导体层之间所夹着的位置上。
20.如权利要求17所述的半导体装置， 上述第二主电极配置在相互邻接的两个第三半导体层之间所夹着的位置上。
【文档编号】H01L29/06GK104465740SQ201410052440
【公开日】2015年3月25日 申请日期:2014年2月17日 优先权日:2013年9月12日
【发明者】大野哲也, 齐藤泰伸, 藤本英俊, 吉冈启, 内原士, 仲敏行, 安本恭章, 梁濑直子, 增子真吾, 小野祐 申请人:株式会社东芝