一种低成本的大功率电子器件封装工艺的制作方法
【专利摘要】本发明公开了一种低成本大功率电子器件封装工艺，准备好封装大功率电子器件的芯片和法兰，在芯片背面制作厚金层或者金锡层，在法兰表面先镀镍层，再镀薄金层，芯片和法兰之间通过金硅共晶焊或者金锡共晶焊贴片。本发明所述的低成本大功率电子器件封装工艺在芯片背面制备厚金层或者金锡层，在法兰表面镀薄金，既可以达到良好的金硅共晶焊和金锡共晶焊效果，减小芯片和法兰之间热界面层的空洞率，保证芯片的散热效率，又可以大幅度的降低封装工艺中的镀金成本，并减少工序。
【专利说明】一种低成本的大功率电子器件封装工艺
【技术领域】
[0001]本发明涉及大功率电子器件的封装工艺领域，具体指一种低成本的大功率器件封装工艺。
【背景技术】
[0002]大功率电子器件散热要求比较高，芯片贴在法兰上，要保证芯片和法兰之间的热界面层中空洞尽可能的小，金硅共晶焊和金锡共晶焊是目前最好的芯片贴片方式。目前金硅共晶焊主要采用法兰上镀的厚金层和芯片本身的硅在共晶温度363°C以上形成金硅合金，达到良好的贴片效果。金锡共晶焊主要采用涂覆金锡焊膏或者金锡预成型焊片的方法实现芯片的焊接。金硅共晶焊工艺要求法兰表面镀金层厚度在2um以上，以保证金硅共晶焊的质量，因此法兰镀金成本较高。金锡预成型焊片价格比较高，涂覆焊膏的工序又比较麻烦，而且热界面焊接层空洞率会比较高。目前的金硅共晶焊和金锡共晶焊工艺都决定了器件封装成本较高，行业需要一种低成本的新的封装工艺。
【发明内容】
[0003]本发明目的是:提供一种低成本的大功率电子器件封装工艺。
[0004]本发明的技术方案是:
一种低成本大功率电子器件封装工艺，包括步骤:准备好封装大功率电子器件的芯片和法兰，在芯片背面制作厚金层或者金锡层，在法兰表面先镀镍层，再镀薄金层，芯片和法兰之间通过金硅共晶焊或者金锡共晶焊贴片。
[0005]所述芯片背面制备的厚金层或金锡层厚度在lum_6um之间。
[0006]所述法兰表面所镀的镍层厚度在2um_15um之间。
[0007]所述法兰上所镀薄金层厚度在25nm_lum之间。
[0008]所述芯片包括硅基芯片、氮化镓芯片和砷化镓芯片。
[0009]所述大功率电子器件包括LDMOS (横向双扩散金属氧化物半导体场效应晶体管)器件、IGBT (绝缘栅双极型晶体管)、VDMOS (垂直双扩散金属氧化物半导体场效应晶体管)、HBT(异质结双极型晶体管)器件、MESFET (金属半导体场效应晶体管)器件、LED (发光二极管)和半导体激光器中的一种。
[0010]所述芯片背面制备厚金层或者金锡层的封装工艺采用陶瓷封装形式、塑料封装形式或微组装封装形式。
[0011]芯片背面厚金层采用电子束蒸发、PVD、CVD、磁控溅射、电镀或者化学镀工艺制备。
[0012]所述芯片背面金锡层为金层和锡层交替制备。
[0013]在制备金锡层过程中的金层采用电子束蒸发、PVD、CVD、磁控溅射、电镀或者化学镀工艺制备。
[0014]在制备金锡层过程中的锡层采用电子束蒸发、PVD、CVD、磁控溅射、电镀或者化学镀工艺制备。
[0015]所述芯片背面金锡层中每一层金层厚度在25nm-lum之间。
[0016]所述芯片背面金锡层中每一层锡层厚度在25nm_0.5um之间。
[0017]所述芯片背面金锡层中的金层和锡层总层数在4-20层之间。
[0018]所述法兰表面的镍层采用电镀或者化学镀工艺制备。
[0019]所述法兰表面的金层采用电镀或者化学镀工艺制备。
[0020]本发明的优点是:本发明所述的低成本大功率电子器件封装工艺在芯片背面制备厚金层或者金锡层，在法兰表面镀薄金，既可以达到良好的金硅共晶焊和金锡共晶焊效果，减小芯片和法兰之间热界面层的空洞率，保证芯片的散热效率，又可以大幅度的降低封装工艺中的镀金成本，并减少工序。
【专利附图】
【附图说明】
[0021]下面结合附图及实施例对本发明作进一步描述:
图1为本发明所述的芯片在法兰上贴片的俯视图；
图2为本发明所述的芯片在法兰上贴片的剖视图。
[0022]其中:001、芯片；002法兰；003、法兰表面镀镍层；004、法兰表面薄金层；005、厚金层或者金锡层。
【具体实施方式】
[0023]实施例:
如图1所示，芯片001贴在法兰002的表面，采用的是焊接层空洞率低的金硅共晶焊或者金锡共晶焊工艺。
[0024]如图2所示，在芯片001背面制备厚金层或者金锡层005，厚金层或者金锡层005的厚度在在lum-6um之间，法兰002表面镀镍层003，镀镍层003厚度在2um_15um之间，在镀镍层003上镀薄金层004，薄金层004厚度在25nm-lum之间。当法兰温度超过金硅合金或者金锡合金的熔点，芯片001和法兰002中间形成金硅合金或者金锡合金，牢牢焊接在一起，达到金硅共晶焊或者金锡共晶焊的效果。
【权利要求】
1.一种低成本大功率电子器件封装工艺，其特征在于:准备好封装大功率电子器件的芯片和法兰，在芯片背面制作厚金层或者金锡层，在法兰表面先镀镍层，再镀薄金层，芯片和法兰之间通过金硅共晶焊或者金锡共晶焊贴片。
2.根据权利要求1所述的封装工艺，其特征在于:所述芯片背面制备的厚金层厚度在lum-6um 之间。
3.根据权利要求1所述的封装工艺，其特征在于:所述芯片背面制备的金锡层厚度在lum-6um 之间。
4.根据权利要求1所述的封装工艺，其特征在于:所述法兰表面所镀的镍层厚度在2um_15um 之间。
5.根据权利要求1所述的封装工艺，其特征在于:所述法兰上所镀薄金层厚度在25nm_lum 之间。
6.根据权利要求1所述的封装工艺，其特征在于:所述芯片包括硅基芯片、氮化镓芯片和砷化镓芯片。
7.根据权利要求1所述的封装工艺，其特征在于:所述大功率电子器件包括LDMOS器件、IGBT器件、VDMOS器件、HBT器件、MESFET器件、LED和半导体激光器。
8.根据权利要求1所述的封装工艺，其特征在于:所述芯片背面制备厚金层或者金锡层的封装工艺采用陶瓷封装形式、塑料封装形式或微组装封装形式。
9.根据权利要求2所述的封装工艺，其特征在于:芯片背面厚金层采用电子束蒸发、PVD、CVD、磁控溅射、电镀或者化学镀工艺制备。
10.根据权利3要求所述的封装工艺，其特征在于:所述芯片背面金锡层为金层和锡层交替制备。
11.根据权利要求10所述的封装工艺，其特征在于:在制备金锡层过程中的金层采用电子束蒸发、PVD, CVD、磁控溅射、电镀或者化学镀工艺制备。
12.根据权利要求10所述的封装工艺，其特征在于:在制备金锡层过程中的锡层采用电子束蒸发、PVD, CVD、磁控溅射、电镀或者化学镀工艺制备。
13.根据权利要求10所述的封装工艺，其特征在于:所述芯片背面金锡层中每一层金层厚度在25nm-lum之间。
14.根据权利要求10所述的封装工艺，其特征在于:所述芯片背面金锡层中每一层锡层厚度在25nm_0.5um之间。
15.根据权利要求10所述的封装工艺，其特征在于:所述芯片背面金锡层中的金层和锡层总层数在4-20层之间。
16.根据权利要求3所述的封装工艺，其特征在于:所述法兰表面的镍层采用电镀或者化学镀工艺制备。
17.根据权利要求4所述的封装工艺，其特征在于:所述法兰表面的金层采用电镀或者化学镀工艺制备。
【文档编号】H01L21/60GK104078369SQ201410257016
【公开日】2014年10月1日 申请日期:2014年6月11日 优先权日:2014年6月11日
【发明者】马文珍, 张耀辉, 曾大杰, 彭虎 申请人:昆山华太电子技术有限公司