基于双栅极结构的低温多晶硅薄膜晶体管及其制备方法
【专利摘要】本发明公开了一种基于双栅极结构的低温多晶硅薄膜晶体管，以及一种形成双栅极结构的低温多晶硅薄膜晶体管的制备方法，包括:一基板；至少一图案化非晶硅层位于所述基板上的一阻隔层内，所述至少一图案化非晶硅层构成一底栅极；一N型金属氧化半导体，位于所述阻隔层上；以及一P型金属氧化半导体，位于所述阻隔层上；其中，所述N型金属氧化半导体成一图案化栅极电极层与所述至少一图案化非晶硅层形成的所述底栅极结合成双栅极结构，使电流-电压特性更加稳定，导通电流明显改善，驱动能力增加，降低功耗，提高产品良率。
【专利说明】基于双栅极结构的低温多晶硅薄膜晶体管及其制备方法
【【技术领域】】
[0001]本发明涉及液晶生产【技术领域】,特别涉及一种基于双栅极(dual gate)结构的低温多晶硅薄膜晶体管(LTPS TFT)及其制备方法。
【【背景技术】】
[0002]低温多晶硅薄膜晶体管(LTPS TFT)技术已日渐成熟，其优点在于相比于非晶硅(Amorphous silicon, a-si)和氧化(oxide),有更高的载流子迁移率,能够增强显示器的驱动能力，降低功耗。低温多晶硅薄膜晶体管(LTPS TFT)制程还可以做成互补金属氧化物半导体(Complementary Metal Oxide Semicondutor, CMOS)电路，将 CMOS 结构用到阵列栅极(gate driver on array,G0A)技术中，可以提高阵列栅极(GOA)电路可靠度。CMOS制程中N型金属氧化半导体(NMOS)的轻掺杂漏极(lightly doped drain, LDD)的掺杂(doping),可以通过单独一张光罩(mask)进行；也可以通过栅极湿蚀刻(gate over wet etching)后，经掺杂(doping)得到,后者可以省去一道光罩(mask),但是会有良率问题。
[0003]现在主流的低温多晶硅薄膜晶体管(LTPS TFT)结构为顶栅极结构(top gatestructure)，在用做IXD显示时，由于没有遮光层，沟道会产生光漏电。
【
【发明内容】
】
[0004]本发明的一个目的在于提供一种基于双栅极结构的低温多晶硅薄膜晶体管及其方法，以解决现有技术中IXD显示时，由于没有遮光层(shileding layer)，沟道会产生光漏电的问题。
[0005]本发明是以图案化栅极电极层作为顶栅极(top gate)并以图案化非晶硅层作为底栅极(bottom gate),进而形成一双栅极(dual gate)连结结构的低温多晶娃薄膜晶体管(LTPS TFT)。
[0006]本发明的目的，是提供双栅极结构低温多晶硅薄膜晶体管，具体使电流-电压(1-V)特性更加稳定，导通电流明显改善，驱动能力增加，降低功耗，此外.本发明将原本栅极湿蚀刻(gate over wet etching)制程省略掉,提高产品良率。
[0007]为解决上述问题，本发明的一优选实施例提供了本发明一实施例，为一种基于双栅极结构的低温多晶硅薄膜晶体管，包括:一基板、至少一图案化非晶硅层、一 N型金属氧化半导体以及一 P型金属氧化半导体。所述至少一图案化非晶硅层，位于所述基板上的一阻隔层内，所述至少一图案化非晶硅层构成一底栅极；所述N型金属氧化半导体，位于所述阻隔层上；以及所述P型金属氧化半导体，位于所述阻隔层上；其中，所述N型金属氧化半导体具有一图案化栅极电极层作为顶栅极来与所述至少一图案化非晶硅层构成的所述底栅极，结合成双栅极结构。
[0008]所述N型金属氧化半导体,包括:一第一图案化多晶娃层；两【型层,所述两N—型层的内侧各自接合于所述第一图案化多晶硅层的两外侧；两N+型层，所述两N+型层各自接合于所述N—型层的两外侧；以及一栅极绝缘层，位于所述第一图案化多晶硅层、所述两N—型层、所述两N+型层以及所述阻隔层上。
[0009]所述P型金属氧化半导体，包括:一第二图案化多晶硅层；两？+型层，所述两P+型层各自接合于所述第二图案化多晶硅层的两外侧；以及所述栅极绝缘层，位于所述第二图案化多晶硅层以及所述两P+型层上。
[0010]所述栅极绝缘层绝缘分隔所述N型金属氧化半导体的所述图案化栅极电极层与所述第一图案化多晶硅层，使所述第一图案化多晶硅层形成一 N通道。
[0011]所述P型金属氧化半导体具有一图案化栅极电极层，以及所栅极绝缘层绝缘分隔所述P型金属氧化半导体的所述图案化栅极电极层与所述第二图案化多晶硅层，使所述第二图案化多晶硅层形成形成一 P通道。
[0012]本发明的基于双栅极结构的低温多晶硅薄膜晶体管，还包括:一内介电层，位于所述图案化栅极电极层以及所述栅极绝缘层上；多个穿孔，穿设于所述内介电层以及所述栅极绝缘层。数个图案化源极/漏极电极，各自经由所述穿孔，连结所述P型金属氧化半导体的所述P+型层以及连结所述N型金属氧化半导体的所述N+型层。所述图案化栅极电极层由一第一金属所构成并具有一垂直延伸部，所述垂直延伸部经由所述连接通道连结所述第一图案化非晶硅层连结的所述N+型层，进而形成双栅极结构的薄膜晶体管。
[0013]同样地，为解决上述问题，本发明另一优选实施例，提供了一种形成双栅极结构的低温多晶硅薄膜晶体管的制备方法，包括:一基板上形成数个图案化的非晶硅层；在所述图案化非晶硅层上形成一阻隔层；在所述阻隔层上形成一第一图案化多晶硅层以及第二图案化多晶硅层；涂布一第一光阻层在所述第二图案化多晶硅层上方及侧边；掺杂所述第一图案化多晶硅层以形成N通道；去除所述第二图案化多晶硅层上的所述第一光阻层；在已形成N通道的所述第一图案化多晶硅层以及所述第二图案化多晶硅层上形成一栅极绝缘层；在所述栅极绝缘层上形成一第二光阻层并对所述第二图案化多晶硅层进行P+型层掺杂；去除所述栅极绝缘层上的第二光阻层并在所述栅极绝缘层上涂布一第三光阻层；通过曝光显影，移除一部分的所述第三光阻层、一部分的所述栅极绝缘层以及一部分的所述阻隔层以形成数个连接通道；通过所述数个连接通道，分别灰化所述图案化非晶硅层的一裸露部分以及所述第一图案化多晶硅层的一裸露部分，并进行N+型层参杂；在所述栅极绝缘层上形成数个图案化栅极电极层；以所述数个图案化栅极电极层作为一第二遮光层，分别对所述第一图案化多晶硅层以及所述第二图案化多晶硅层进行N—型层参杂，其中对应所述第一图案化多晶硅层的图案化栅极电极层与所述图案化非晶硅层的所述N+型层连结导通，形成双栅极结构；形成一内介电层于所述数个图案化栅极电极层、以及所述栅极绝缘层上；形成数个通过所述内介电层以及所述栅极绝缘层的穿孔；以及经由所述数个穿孔形成数个图案化源极/漏极电极图案，所述数个图案化源极/漏极电极图案分别连结所述第二图案化多晶硅层的所述P+型层以形成P型金属氧化半导体，以及连结所述第一图案化多晶硅层的的所述N+型层以形成N型金属氧化半导体。
[0014]本发明可应用于各种技术的显示器，在中小尺寸上的优势更加明显，应用方式是用双栅极薄膜晶体管(dual gate TFT)制程，代替传统的多晶硅薄膜晶体管(poly-si TFT制程)，充电能力增强，使得器件的体积可以做到更小，增加像素开口率。该制程做成CMOS电路，应用在阵列栅极(GOA)技术上,相较于非晶娃(Amorphous silicon, a_si)制程阵列栅极(GOA)电路的，可以优化电路设计同时增加电路的可靠性。
[0015]为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下:
【【专利附图】
【附图说明】】
[0016]图1为本实施例沉积一非晶硅层在阵列基板上示意图。
[0017]图2为本实施例形成多晶硅层示意图。
[0018]图3为本实施例进行N型金属氧化半导体的N行通道掺杂示意图。
[0019]图4为本实施例在P型金属氧化半导体(PMOS)的多晶硅层上进行P+型层掺杂示意图。
[0020]图5为本实施例的使用一张灰阶半透膜光罩，先曝光显影，使所述非晶硅层上方的所述栅极绝缘层裸露示意图。
[0021]图6为本实施例在多晶硅层上、以及非晶硅层裸露的部分，进行N+型层参杂示意图。
[0022]图7为本实施例的非晶硅层连结的N+型层，与上层栅极电极层(GE)经由第一金属层连结导通，形成双栅极结构的薄膜晶体管示意图。
[0023]图8为本实施例使用化学气相沉积生长氮化硅、以及氧化硅，曝光显影，干蚀刻去除，形成经由内介电层、以及栅极绝缘层的一穿孔示意图。
[0024]图9为本实施例将第二金属层形成数个图案化源极/漏极电极，经由所述穿孔(via hole)，各自连结所述P型金属氧化半导体的所述P+型层，以及连结所述N型金属氧化半导体的所述N+型层示意图。
【【具体实施方式】】
[0025]以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。
[0026]本发明一实施例，请参阅图9，为一种基于双栅极结构的低温多晶硅薄膜晶体管，包括:一基板10、至少一图案化非晶娃层11 (Amorphous silicon, a_si)、一 N型金属氧化半导体81 (NMOS)、以及一 P型金属氧化半导体82 (PMOS)。所述至少一图案化非晶硅层11 (Amorphous silicon, a_si),位于所述基板 10 上的一阻隔层 20 (barrier layer)内，所述至少一图案化非晶娃层11形成一底栅极(bottom gate);所述N型金属氧化半导体81位于所述阻隔层20 (barrier layer)上；以及所述P型金属氧化半导体82位于所述阻隔层20上；其中，所述N型金属氧化半导体81具有一图案化栅极电极层17以作为顶栅极(topgate)与所述至少一图案化非晶娃层11的所述底栅极结合成双栅极(dual gate)结构。
[0027]所述N型金属氧化半导体81，包括:一第一图案化多晶硅层121、两【型层19、两N+型层18、以及一栅极绝缘层16的一部份。其中，所述两K型层19的内侧各自接合于所述第一图案化多晶硅层121的外侧；所述两N+型层18的内侧各自接合于所述【型层19的两外侧；以及所述栅极绝缘层16位于所述第一图案化多晶硅层121、所述两N—型层19、所述两N+型层18、以及所述阻隔层20上。
[0028]所述P型金属氧化半导体82包括:一第二图案化多晶硅层122、两P+型层14、以及所述栅极绝缘层16的一部份。其中所述两P+型层14各自接合于所述第二图案化多晶硅层122的两外侧；以及所述栅极绝缘层16，位于所述第二图案化多晶硅层122、所述两P+型层14以及所述阻隔层20上。
[0029]所栅极绝缘层16绝缘分隔所述N型金属氧化半导体81的所述图案化栅极电极层17与所述第一图案化多晶硅层121，使所述第一图案化多晶硅层121形成一 N通道。
[0030]所述P型金属氧化半导体82具有一图案化栅极电极层17，以及所栅极绝缘层16绝缘分隔所述P型金属氧化半导体82的所述图案化栅极电极层17与所述第二图案化多晶硅层122，使所述第二图案化多晶硅层122形成形成一 P通道。
[0031]请参阅图9，基于本发明的双栅极结构的低温多晶硅薄膜晶体管，更包括一内介电层22 (inter-level dielectric, ILD)、多个穿孔212 (via hole)、以及数个图案化源极/漏极电极21。所述内介电层22，位于所述图案化栅极电极层17以及所述栅极绝缘层16上；所述多个穿孔212，穿设于所述内介电层22以及所述栅极绝缘层16 ;所述数个图案化源极/漏极电极21，各自经由所述穿孔212，连结所述P型金属氧化半导体82的所述P+型层14，以及连结所述N型金属氧化半导体81的所述N+型层18。
[0032]所述图案化栅极电极层17由一第一金属所构成并具有一垂直延伸部172，所述垂直延伸部172经由所述连接通道173连结所述第一图案化非晶硅层121连结的所述N+型层，进而形成双栅极结构的薄膜晶体管。
[0033]本发明另一实施例，为一种形成双栅极结构的低温多晶硅薄膜晶体管的制备方法，包括:
[0034]请参考图1，绘示步骤1，沉积一非晶硅层在阵列基板10上，通过曝光显影后形成数个图案化非晶娃层11，以作为遮光层(shileding layer)之用。
[0035]请参考图2，绘示步骤2?步骤3，其中步骤2在每一所述图案化非晶硅层11上形成一阻隔层20 ;以及步骤3，在所述阻隔层20上形成一第一图案化多晶硅层121以及第二图案化多晶硅层122 ;于本优选实施例中，通过化学气相沉积(CVD)用氮化硅以及氧化硅(如SiNx，S1x)在每一所述图案化非晶硅层11上形成所述阻隔层20。在所述阻隔层20上形成另一非晶娃层并通过雷射退火(excimer laser annealing,ELA)后分别形成所述第一图案化多晶硅层121(poly-Si)以及形成所述第二图案化多晶硅层122(poly-Si)。
[0036]请参考图3，绘示步骤4?步骤6，其中步骤4涂布一第一光阻层151在所述第二图案化多晶硅层122上方及侧边；步骤5，掺杂所述第一图案化多晶硅层121以形成N通道；步骤6，去除所述第二图案化多晶硅层122上的所述第一光阻层151。
[0037]请参考图4，绘示步骤7?步骤8，其中步骤7在已形成N通道的所述第一图案化多晶硅层121上以及所述第二图案化多晶硅层122上形成一栅极绝缘层16 ;步骤8，在所述栅极绝缘层16上形成一第二光阻层152并对所述第二图案化多晶硅层122进行P+型层14掺杂；于本优选实施例中，通过化学气相沉积(CVD)生长氮化硅以及氧化硅(如SiNx，S1x)在已形成N通道的所述第一图案化多晶硅层121上以及所述第二图案化多晶硅层122上形成所述栅极绝缘层16 ;接着在所述栅极绝缘层16上涂布所述第二光阻层152，通过曝光显影后，在所述第二图案化多晶硅层122上进行P+型层14掺杂(P+doping)，然后再去除所述第二光阻层152。
[0038]请参考图5绘示步骤9，去除所述栅极绝缘层16上的第二光阻层152并在所述栅极绝缘层16上涂布一第三光阻层153 ;接着请参考图6，绘示步骤10，通过曝光显影，移除一部分的所述第三光阻层153、一部分的所述栅极绝缘层16以及一部分的所述阻隔层20以形成数个连接通道173 ;于本优选实施例中，是通过一灰阶半透膜光罩(helf tonemask, HTM mask)，先曝光显影，去除一部份的所述第三光阻层153以及所述图案化非晶硅层11上方的所述栅极绝缘层16的一部份，进而将所述阻隔层20的一部份经由干蚀刻(dryetching)去除。
[0039]请参考图7，绘示步骤11，通过所述数个连接通道173，分别将所述图案化非晶硅层11的一裸露部分以及所述第一图案化多晶硅层121的一裸露部分，并进行N+型层18参杂。
[0040]请参考图8，绘示步骤12?步骤13，其中步骤13，去除所述第三光阻层153并在所述栅极绝缘层16上形成数个图案化栅极电极层17 ;步骤13，以所述数个图案化栅极电极层17作为一第二遮光层，分别对所述第一图案化多晶硅层121以及所述第二图案化多晶硅层122进行N—型层19参杂，其中对应所述第一图案化多晶硅层121的图案化栅极电极层17与所述图案化非晶硅层11的所述N+型层18连结导通，形成双栅极结构；于本优选实施例中，是通过物理气相沉积(PVD)沉积第一金属层，经曝光显影形成所述图案化栅极电极层17，再以所述图案化栅极电极层17作为另一遮光层，在所述第一图案化多晶硅层121上进行N-型层19参杂(N-doping),形成漏极轻掺杂(light doping drain,LDD)结构,所述图案化非晶硅层11 (作为底栅极)连结的所述N+型层18与其上层图案化栅极电极层17 (作为顶栅极)经由所述第一金属层连结导通，形成双栅极(dual-gate)结构的薄膜晶体管(TFT)。
[0041]请参考图9，绘示步骤14?16，其中步骤14，形成一内介电层22于所述数个图案化栅极电极层17以及所述栅极绝缘层16上；步骤15，形成数个通过所述内介电层22以及所述栅极绝缘层16的穿孔212 ;以及步骤16，经由所述数个穿孔212分别形成数个图案化源极/漏极电极21，所述数个图案化源极/漏极电极21分别连结所述第二图案化多晶硅层122的所述P+型层14以形成P型金属氧化半导体82，以及连结所述第一图案化多晶硅层121的所述N+型层18以形成N型金属氧化半导体81。于本优选实施例中，形成于所述图案化栅极电极层17以及所述栅极绝缘层16上的所述内介电层22，是通过化学气相沉积(CVD)生长氮化硅以及氧化硅(如SiNx，S1x)，再经曝光显影，以干蚀刻去除，进而形成通过所述内介电层22及所述栅极绝缘层16的数个穿孔212。使用物理气相沉积(PVD)沉积第二金属层，并通过曝光显影将第二金属层蚀刻形成数个图案化源极/漏极电极21，经由所述数个穿孔212各自连结到所述P型金属氧化半导体82的所述P+型层14以及连结所述N型金属氧化半导体81的所述N+型层18。
[0042]所述所述图案化非晶硅层11裸露的部分进行N+型层18参杂(N+doping)用于与金属电极更好的形成奥姆接触(ohmic contact)。
[0043]本发明结构和制备方法的实施例提供有益效果，增加图案化非晶硅层11 (Amorphous silicon, a-si)的作用，不但可以作为遮光层(shielding layer),更作为双栅极薄膜晶体管(dual-gate TFT)的底栅极(bottom gate)。做成底栅极(dual-gate)结构，薄膜晶体管器件的可靠度提高，导通电流(on-current)增加，驱动能力增强，降低面板功耗。此外，原本的轻掺杂漏极(lightly doped drain, LDD)的掺杂(doping),可以通过单独一张光罩(mask)进行；也可以通过栅极湿蚀刻(gate over wet etching)后,经掺杂(doping)实现，前者生产成本较高，后者会有良率问题。本发明中的结构设计可以直接用栅极(GE)作为遮光层(shielding layer)进行轻掺杂漏极(lightly doped drain,LDD),消除前面两种方法的缺陷。
[0044]综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
【权利要求】
1.一种基于双栅极结构的低温多晶硅薄膜晶体管，其特征在于，包括: 一基板； 至少一图案化非晶硅层位于所述基板上的一阻隔层内，所述至少一图案化非晶硅层构成一底栅极； 一 N型金属氧化半导体位于所述阻隔层上；以及 一 P型金属氧化半导体位于所述阻隔层上； 其中，所述N型金属氧化半导体具有一图案化栅极电极层作为顶栅极，并与所述至少一图案化非晶硅层构成的所述底栅极结合成双栅极结构。
2.根据权利要求1所述的基于双栅极结构的低温多晶硅薄膜晶体管，其特征在于，所述N型金属氧化半导体，包括: 一第一图案化多晶娃层； 两K型层，所述两N_型层的内侧各自接合于所述第一图案化多晶硅层的两外侧； 两N+型层，所述两N+型层各自接合于所述N—型层的两外侧；以及一栅极绝缘层，位于所述第一图案化多晶硅层、所述两N—型层、所述两N+型层以及所述阻隔层上。
3.根据权利要求2所述的基于双栅极结构的低温多晶硅薄膜晶体管，其特征在于，所述P型金属氧化半导体，包括: 一第二图案化多晶娃层； 两P+型层，所述两P+型层各自接合于所述第二图案化多晶硅层的两外侧；以及 所述栅极绝缘层，位于所述第二图案化多晶硅层以及所述两P+型层上。
4.根据权利要求3所述的基于双栅极结构的低温多晶硅薄膜晶体管，其特征在于，所述栅极绝缘层绝缘分隔所述N型金属氧化半导体的所述图案化栅极电极层与所述第一图案化多晶硅层，使所述第一图案化多晶硅层形成一 N通道。
5.根据权利要求4所述的基于双栅极结构的低温多晶硅薄膜晶体管，其特征在于，所述P型金属氧化半导体具有一图案化栅极电极层，以及所栅极绝缘层绝缘分隔所述P型金属氧化半导体的所述图案化栅极电极层与所述第二图案化多晶硅层，使所述第二图案化多晶硅层形成形成一P通道。
6.根据权利要求5所述的基于双栅极结构的低温多晶硅薄膜晶体管，其特征在于，还包括: 一内介电层，位于所述图案化栅极电极层以及所述栅极绝缘层上； 多个穿孔，穿设于所述内介电层以及所述栅极绝缘层。
7.根据权利要求6所述的基于双栅极结构的低温多晶硅薄膜晶体管，其特征在于，还包括: 数个图案化源极/漏极电极，各自经由所述穿孔，连结所述P型金属氧化半导体的所述P+型层以及连结所述N型金属氧化半导体的所述N+型层。
8.根据权利要求7所述的基于双栅极结构的低温多晶硅薄膜晶体管，其特征在于， 所述图案化栅极电极层由一第一金属所构成并具有一垂直延伸部，所述垂直延伸部经由所述连接通道连结所述第一图案化非晶硅层连结的所述N+型层，进而形成双栅极结构的薄膜晶体管。
9.一种形成双栅极结构的低温多晶硅薄膜晶体管的制备方法，其特征在于，包括: 一基板上形成数个图案化的非晶硅层； 在所述图案化非晶硅层上形成一阻隔层； 在所述阻隔层上形成一第一图案化多晶硅层以及第二图案化多晶硅层； 涂布一第一光阻层在所述第二图案化多晶硅层上方及侧边； 掺杂所述第一图案化多晶硅层以形成N通道； 去除所述第二图案化多晶硅层上的所述第一光阻层； 在已形成N通道的所述第一图案化多晶硅层以及所述第二图案化多晶硅层上形成一栅极绝缘层； 在所述栅极绝缘层上形成一第二光阻层并对所述第二图案化多晶硅层进行P+型层掺杂； 去除所述栅极绝缘层上的第二光阻层并在所述栅极绝缘层上涂布一第三光阻层；通过曝光显影，移除一部分的所述第三光阻层、一部分的所述栅极绝缘层以及一部分的所述阻隔层以形成数个连接通道； 通过所述数个连接通道，分别将所述图案化非晶硅层的一裸露部分以及所述第一图案化多晶硅层的一裸露部分，并进行N+型层参杂； 在所述栅极绝缘层上形成数个图案化栅极电极层； 以所述数个图案化栅极电极层作为一第二遮光层，分别对所述第一图案化多晶硅层以及所述第二图案化多晶硅层进行K型层参杂，其中对应所述第一图案化多晶硅层的图案化栅极电极层与所述图案化非晶硅层的所述N+型层连结导通，形成双栅极结构； 形成一内介电层于所述数个图案化栅极电极层以及所述栅极绝缘层上； 形成数个通过所述内介电层以及所述栅极绝缘层的穿孔；以及经由所述数个穿孔形成数个图案化源极/漏极电极，所述数个图案化源极/汲极电极分别连结所述第二图案化多晶硅层的所述P+型层以形成P型金属氧化半导体，以及连结所述第一图案化多晶硅层的所述N+型层以形成N型金属氧化半导体。
10.根据权利要求9所述的形成双栅极结构的低温多晶硅薄膜晶体管的制备方法，其特征在于，所述图案化非晶硅层的裸露部分进行N+型层参杂用于与金属电极更好的形成奥姆接触。
【文档编号】H01L29/786GK104409512SQ201410631072
【公开日】2015年3月11日 申请日期:2014年11月11日 优先权日:2014年11月11日
【发明者】王笑笑, 萧祥志, 杜鹏, 苏长义, 徐洪远, 孙博 申请人:深圳市华星光电技术有限公司