外延形成的V形半导体层的制作方法

本发明涉及集成电路器件，更具体地，涉及外延形成的V形半导体层。

背景技术：

半导体工业已经步入到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本。在集成电路(IC)演化过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小部件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。尽管材料和制造中的进步，缩放诸如传统的MOSFET的平面器件已经证明了挑战。例如，经受这种按比例缩小以产生可以用于将晶体管连接至其他组件的相对有限的区域(即，小区域)。由此，有限的区域可以不利地影响结电阻，这可以进而降低晶体管的切换速度。

技术实现要素：

为了解决现有技术中存在的问题，本发明提供了一种方法，包括：在半导体衬底的源极/漏极区中形成凹槽，其中，所述半导体衬底由第一半导体材料形成；在所述凹槽内外延生长第二半导体材料以在所述凹槽中形成S/D部件；以及去除所述S/D部件的部分以形成延伸至所述S/D部件内的V形凹部。

在上述方法中，其中，所述方法还包括：在所述V形凹部中形成硅化物部件。

在上述方法中，其中，所述方法还包括：在所述V形凹部中形成硅化物部件；在所述硅化物部件上形成接触部件。

在上述方法中，其中，在去除所述S/D部件的部分以形成延伸至所述 S/D部件内的所述V形凹部之后，所述S/D部件包括在[111]晶体取向上对准的第一表面以及在所述[111]晶体取向上对准的第二表面。

在上述方法中，其中，在去除所述S/D部件的部分以形成延伸至所述S/D部件内的所述V形凹部之后，所述S/D部件包括在[111]晶体取向上对准的第一表面以及在所述[111]晶体取向上对准的第二表面，其中，所述第一表面与所述第二表面相交。

在上述方法中，其中，所述第一半导体材料与所述第二半导体材料不同。

在上述方法中，其中，所述方法还包括：在所述半导体衬底上方形成栅极堆叠件。

根据本发明的另一实施例，提供了一种方法，包括：在半导体衬底的源极/漏极区中形成凹槽，其中，所述半导体衬底由第一半导体材料形成；在所述凹槽内外延生长第二半导体材料和第三半导体材料以形成S/D部件；以及去除所述S/D部件的部分以形成延伸至所述S/D部件内的V形凹部。

在上述方法中，其中，所述第二半导体材料和所述第三半导体材料不同于所述第一半导体材料。

在上述方法中，其中，去除所述S/D部件的部分以形成延伸至所述S/D部件内的所述V形凹部包括去除所述第二半导体材料的部分和所述第三半导体材料的部分。

在上述方法中，其中，在所述凹槽内外延生长所述第二半导体材料和所述第三半导体材料以形成所述S/D部件包括外延生长第四半导体材料，其中，所述第二半导体材料、所述第三半导体材料和所述第四半导体材料彼此不同。

在上述方法中，其中，在所述凹槽内外延生长所述第二半导体材料和所述第三半导体材料以形成所述S/D部件包括外延生长第四半导体材料，其中，所述第二半导体材料、所述第三半导体材料和所述第四半导体材料彼此不同，其中，所述第二半导体材料、所述第三半导体材料和所述第四半导体材料由相同的半导体材料形成，其中，所述第二半导体材料、所述第三半导体材料和所述第四半导体材料中具有不同的掺杂剂浓度。

在上述方法中，其中，延伸至所述S/D部件内的所述V形凹部延伸穿过所述第二半导体材料并且延伸至所述第三半导体材料内。

在上述方法中，其中，去除所述S/D部件的部分以形成延伸至所述S/D部件内的所述V形凹部包括实施蚀刻工艺。

根据本发明的又一实施例，提供了一种集成电路(IC)结构，包括：半导体衬底；栅极堆叠件，形成在所述半导体衬底上；以及源极和漏极(S/D)部件，邻近所述栅极堆叠件，其中，每个所述S/D部件均包括延伸至所述S/D部件内的V形凹部。

在上述集成电路结构中，其中，所述半导体衬底由第一半导体材料形成，并且所述S/D部件由第二半导体材料形成。

在上述集成电路结构中，其中，所述半导体衬底由第一半导体材料形成，并且所述S/D部件由第二半导体材料形成，其中，所述第一半导体材料和所述第二半导体材料彼此不同。

在上述集成电路结构中，其中，所述S/D部件包括三个半导体层，所述三个半导体层各自具有不同的掺杂浓度。

在上述集成电路结构中，其中，延伸至所述S/D部件内的所述凹部的深度为约5纳米至20纳米。

在上述集成电路结构中，其中，所述半导体衬底由第一半导体材料形成，并且所述S/D部件由第二半导体材料形成，其中，所述第一半导体材料是硅；以及所述第二半导体材料包括选自由硅、硅碳和硅锗组成的组中的材料。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A、图1B、图1C、图1D、图1D’、图1E、图1E’、图1F和图1F’是根据一些实施例构建的处于各个制造阶段的半导体结构的截面图。

图2是根据一些实施例构建的半导体结构的立体图。

图3示出了根据一些实施例的示出制造根据本发明的各个方面构建的半导体结构的方法的流程图。

具体实施方式

应该理解，以下公开内容提供了许多用于实现各个实施例的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。

图1A、图1B、图1C、图1D、图1D’、图1E、图1E’、图1F和图1F’是根据一些实施例构建的处于各个制造阶段的半导体结构100的截面图。根据一些实施例共同地描述半导体结构100及其制造方法。在一个实施例中，半导体结构100包括一个或多个场效应晶体管(FET)。此外，虽然半导体结构100构建为平面FET结构，但是在一些实施例中，公开的方法可以用于制造鳍式FET(FinFET)结构。

参照图1A，半导体结构100包括半导体衬底110。半导体衬底110包括硅。可选地，衬底包括锗、硅锗或诸如III/V族材料的其他合适的半导体材料。在另一实施例中，半导体衬底110可以包括通过诸如称为注氧隔离(SIMOX)的技术的合适的技术形成的用于隔离的掩埋介电材料层。在一些实施例中，衬底110可以是诸如绝缘体上硅(SOI)的绝缘体上半导体。

作为用于说明的多个实例，半导体结构100包括其他组件或部件。在一些实施例中，诸如浅沟槽隔离(STI)部件112的隔离部件形成在半导体衬底110中并且限定有源区(或半导体区)114。有源区114通过STI部件112分隔开并且彼此隔离。在一个实例中，半导体衬底110的顶面和STI部件112的顶面可以共面，从而产生共同的顶面。在另一实施例中，半导体衬底110的顶面和STI部件112的顶面不共面，从而产生诸如鳍式FET (FinFET)结构的三维结构。

在一些实施例中，STI部件112的形成包括：形成具有开口的硬掩模，该开口限定用于STI部件的区域；通过硬掩模的开口蚀刻半导体衬底110以在半导体衬底中形成沟槽；沉积一种或多种介电材料以填充沟槽；以及实施化学机械抛光(CMP)工艺。作为用于说明的一个实施例，STI部件112的深度介于约50nm和约500nm的范围内。在一个实例中，硬掩模的形成包括沉积硬掩模层；进行光刻工艺以在硬掩模层上形成图案化的光刻胶层；以及将图案化的光刻胶层用作蚀刻掩模来蚀刻硬掩模层。在一些实例中，介电材料的沉积还包括沟槽的热氧化以及然后通过CVD由诸如氧化硅的介电材料填充沟槽。在一个实例中，用于填充沟槽的CVD工艺包括高密度等离子体CVD(HDPCVD)。在一些实施例中，STI部件112的形成还包括在CMP之后去除硬掩模。在另一实施例中，硬掩模包括通过热氧化形成的氧化硅层以及通过化学汽相沉积(CVD)在氧化硅层上形成的氮化硅。

在图1A中，设计有源区114以形成诸如p型FET(pFET)或n型FET(nFET)的FET。在一些实施例中，可以在一个或多个有源区114中形成掺杂阱116。在一些实例中，掺杂阱116包括分布在将形成pFET的有源区中的诸如磷(P)和/或砷(As)的n型掺杂剂。可以通过诸如一个或多个离子注入的合适的掺杂工艺穿过掩模层的开口将n型掺杂剂引入至n阱116。在一些其他实例中，掺杂阱116包括分布在将形成nFET的有源区中的诸如硼(B)的p型掺杂剂。可以通过诸如一个或多个离子注入的合适的掺杂工艺穿过掩模层的开口将p型掺杂剂引入至p阱116。STI部件112还用于将掺杂剂限定至期望的有源区。在用于说明的本实例中，在有源区114中形成掺杂阱116。在一个实例中，掺杂阱116可以具有注入至衬底110内的n型或p型掺杂剂的介于约10¹⁶cm^-3和10¹⁸cm^-3的范围内的相应的掺杂浓度。在另一实例中，掺杂阱116可以具有介于约0.5微米和2微米的范围内的深度。

参照图1B，在有源区114上形成栅极堆叠件120。栅极堆叠件120位于限定在有源区114中的沟道区118上面并且与沟道区118垂直对准。当 在操作期间相应的FET导通时，沟道区118用作导电路径。

栅极堆叠件120包括设置在半导体衬底110上的栅极介电部件122和设置在栅极介电部件122上的栅电极124。半导体结构100还可以包括设置在栅极堆叠件120的侧壁上的栅极间隔件126。

栅极介电部件122包括栅极介电材料，诸如氧化硅或具有较高介电常数的合适的介电材料(高k介电材料)。根据各个说明性实施例，栅极介电部件122可以包括多于一个的介电材料层。例如，栅极介电部件122可以包括诸如氧化硅的界面介电层以及位于界面层上的高k介电材料层。

栅电极124包括诸如掺杂多晶硅、金属、金属合金、金属硅化物或它们的组合的导电材料层。在一些实施例中，栅电极124包括多于一个的导电材料层。例如，栅电极124包括位于栅极介电部件122上的具有合适的功函数的第一导电层和位于第一导电层上的第二导电层。在一个实例中，当形成pFET器件时，第一导电层是p型功函金属层。p型功函金属层的实例包括氮化钽和/或氮化钛。在另一实例中，当形成nFET器件时，第一导电层是n型功函金属层。n型功函金属层的实例包括钛和/或铝。第二导电层包括铝、钨、铜、掺杂的多晶硅或它们的组合。

通过包括多个沉积工艺和图案化的工序形成栅极堆叠件120。在一个实施例中，在半导体衬底110上形成界面层。界面层可以包括通过诸如原子层沉积(ALD)、热氧化或UV-臭氧氧化的合适的技术形成的氧化硅。界面层可以具有小于10埃的厚度。在界面层上形成高k介电材料层。高k介电层包括介电常数高于热氧化硅的介电常数(约3.9)的介电材料。通过诸如ALD或其他合适的技术的合适的工艺形成高k介电材料层。用于形成高k介电材料层的其他方法包括金属有机化学汽相沉积(MOCVD)、物理汽相沉积(PVD)、UV-臭氧氧化或分子束外延(MBE)。在一个实施例中，高k介电材料包括HfO₂。可选地，高k介电材料层包括金属氮化物、金属硅酸盐或其他金属氧化物。界面层和高k介电材料层构成栅极介电层。

在一些实施例中，栅电极124包括多晶硅。通过诸如CVD的制造技术在栅极介电层上形成多晶硅层。在一个实例中，还可以通过诸如PVD的制造技术在高k介电材料层和多晶硅层之间形成覆盖层。在一些实例中，覆 盖层可以包括氮化钛(TiN)、氮化钽(TaN)或它们的组合。覆盖层可以用于诸如扩散阻挡、蚀刻停止和/或保护的一种或多种功能。

在沉积之后，图案化栅极材料层以形成栅极堆叠件120。栅极堆叠件120的图案化包括光刻工艺和蚀刻。光刻工艺形成图案化的光刻胶层。在一个实例中，光刻工艺包括光刻胶涂布、软烘烤、曝光、曝光后烘烤(PEB)、显影和硬烘烤。此后，将图案化的光刻胶层用作蚀刻掩模，通过蚀刻来图案化栅极堆叠件材料层。蚀刻工艺可以包括一个或多个蚀刻步骤。例如，可以施加利用不同蚀刻剂的多个蚀刻步骤以蚀刻相应的栅极堆叠件材料层。

在其他实施例中，栅极堆叠件材料层的图案化可以可选地将硬掩模用作蚀刻掩模。硬掩模可以包括氮化硅、氮氧化硅、氧化硅、其他合适的材料或它们的组合。在栅极堆叠件材料层上沉积硬掩模层。通过光刻工艺在硬掩模层上形成图案化的光刻胶层。然后，通过图案化的光刻胶层的开口蚀刻硬掩模，从而形成图案化的硬掩模。此后，可以使用诸如湿剥离或等离子体灰化的合适的工艺去除图案化的光刻胶层。

栅极间隔件126包括介电材料并且可以具有一层或多层膜。在一些实施例中，栅极间隔件126包括氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。通过沉积和各向异性蚀刻(例如，干蚀刻)形成栅极间隔件126。

参照图1C，通过包括蚀刻的操作在有源区114内的半导体衬底中形成凹槽132。在一些实施例中，可以使用诸如湿(和/或干)蚀刻工艺以选择性地蚀刻衬底110的材料来形成凹槽132。在又一实施例中，栅极堆叠件120、栅极间隔件126和STI 112共同地用作蚀刻硬掩模，从而在源极和漏极区中形成凹槽132。在一些实例中，诸如四氟化碳(CF₄)、四甲基氢氧化铵(TMAH)、其他合适的蚀刻剂或它们的组合的蚀刻剂用于形成凹槽132。在一些实施例中，凹槽132形成为具有从至约的范围内的宽度。在蚀刻工艺之后，可以使用合适的化学物质进行清洗工艺。凹槽132与栅极结构基本上对准，具体地，与栅极间隔件126的外边缘对准。

继续参照图1D，通过沉积工艺用半导体材料填充凹槽132，从而外延生长晶体结构的源极和漏极(S/D)部件138。根据各个说明性实施例，可 以通过诸如CVD工艺的合适的工艺形成S/D部件138。在一些可选实施例中，可以通过选择性沉积工艺形成S/D部件138。用于形成S/D部件138的沉积工艺包括用于蚀刻效应的氯并且使沉积具有选择性。设计并且调节选择性沉积工艺以外延地生长，从而使得在凹槽132中形成的S/D部件138包括晶体结构的半导体材料。

仍参照图1D，半导体材料(即，138)可以与衬底110的材料不同或相同。例如，半导体材料包括硅、硅碳或硅锗，而衬底110是硅衬底。在一些实施例中，当半导体材料是硅并且衬底110是硅衬底时，通常掺杂半导体材料以形成S/D部件。更具体地，例如，当掺杂阱116是p型掺杂阱时，S/D部件138可以是n型掺杂的(即，掺杂有磷掺杂剂)。类似地，当掺杂阱116是n型掺杂阱时，S/D部件138可以是p型掺杂的(即，掺杂有硼掺杂剂)。

不管掺杂剂类型，可以在S/D部件138的外延生长期间通过原位掺杂来引入掺杂剂。虽然图1D中示出的S/D部件138是单层，但是在一些实施例中，S/D部件138可以包括多个层，其中，每个层均掺杂有相应的掺杂浓度。例如，图1D’示出了由多个层形成的S/D部件138’。在那方面，S/D部件138’可以包括三层n型或p型掺杂的半导体材料层。可以首先形成与掺杂阱116接触的具有轻掺杂浓度的第一层138’-A，以避免流入S/D部件或从S/D部件流出的泄漏电流。第一层138’-A的掺杂浓度介于5×10¹⁹cm^-3和1×10²¹cm^-3之间。随后可以在第一层138’-A的顶部上形成具有高得多的掺杂浓度的第二层138’-B以提供合适的S/D部件。例如，第二层138’-B的掺杂浓度介于2×10²¹cm^-3和4×10²¹cm^-3之间。最后，沉积在第二层138’-B的顶部上的第三层138’-C可以掺杂有介于第一层和第二层的掺杂浓度之间的掺杂浓度。例如，第三层138’-C的掺杂浓度介于5×10¹⁹cm^-3和1×10²¹cm^-3之间。

在一些可选实施例中，半导体材料被选择为用于沟道区118中的合适的应变效应，从而使得相应的载流子迁移率增大。在一个实例中，半导体材料是用于S/D部件138的掺杂有硼的硅锗(SiGe)，而衬底110是硅衬底。可以通过使用不含Cl的前体外延生长硅锗层来形成SiGe层。在另一 实施例中，前体包括含硅化学物质(诸如SiH₄)和含锗化学物质(GeH₄)。在一些实例中，在凹槽中形成具有n型掺杂剂的SiGe层138以用于nFET S/D区，以及在凹槽中形成具有p型掺杂剂的SiGe层138以用于pFET S/D区。在又一些实例中，SiGe层138不含掺杂剂；具有从约10％至约40％(原子百分比)的范围内的锗浓度。在一些实例中，外延生长期间的前体具有从约1托至约10托的范围内的低分压。

在另一实例中，有源区114用于nFET，半导体材料是用于S/D部件138的掺杂有磷(P)的硅碳(SiC)，而衬底110是硅衬底。SiGe层138包括具有小于1×10²⁰cm^-3或0至1×10²⁰cm^-3的低P掺杂浓度的P掺杂剂。可以通过原位掺杂引入P掺杂剂。在SiGe层138的外延生长期间，前体还包括诸如磷化氢(PH₃)的含磷化学物质。SiGe层138中的P浓度对于S/D部件可能是不够的。nFET的S/D部件可以具有大于1×10²⁰cm^-3的P掺杂剂浓度。如此调节SiC S/D部件138的P浓度以提供具有从衬底至S/D部件的平滑过渡的分等级的P浓度，并且P浓度不会高至引起泄漏问题。

现在参照图1E，在S/D部件138的顶面上形成V形凹部140。在一些实施例中，可以通过使用气态氯气(Cl₂)或氢氯酸(HCl)的化学汽相蚀刻工艺形成凹部140。气态Cl₂和/或HCl传送至包含半导体结构100的室内以实施蚀刻工艺。在一些实施例中，可以在相同的室或在各自的室中实施S/D部件138的外延生长和化学汽相蚀刻工艺。在可选实施例中，当在相同的室中实施S/D部件138的外延生长和化学汽相蚀刻工艺时，化学汽相蚀刻工艺可以作为子步骤集成到外延生长中。更具体地，就在生长S/D部件138之后，可以使用于生长S/D部件的前体气体和相应的掺杂剂气体停止流动，并且随后使气体Cl₂和/或HCl继续流到室内以蚀刻S/D部件。例如生长作为S/D部件138的n型Si，一旦达到层138需要的厚度，可以使前体气体SiH₄(用于生长Si)和PH₃(用于掺杂生长的Si)的流动停止，并且可以开始使气体Cl₂或HCl流动以实施蚀刻工艺。

仍参照图1E，由于外延生长的S/D部件138由单晶硅形成，所以Si和Cl之间的反应在单晶Si的小平面(111)处达到最稳定的状态(即，最少的活化能)，从而产生如图1E所示的V形凹部。通常地，凹部140的 表面140-a和140b显示出但不限于(111)小平面。

如上所讨论的，S/D部件138可以包括三层n型或p型掺杂的半导体材料层。图1E’示出了这样的实施例，其中V形凹部140形成为穿过S/D部件138’。根据说明性实施例，V形凹部140仅延伸穿过第三层138’-C。在一些其他实施例中，V形凹部140可以延伸穿过第二层138’-B，或者延伸穿过第一层138’-A。

如图1F所示，在一些实施例中，可以对凹部140的表面实施硅化工艺。硅化工艺通常包括在凹部140的表面上沉积金属层(例如，钛(Ti)层)以及随后对半导体结构100进行退火以形成金属硅化物(硅化钛(TiSi))层/部件148。可以通过使用化学汽相沉积(CVD)或溅射来实施金属层的沉积。用于形成作为缓冲的金属硅化物层的硅化工艺可以进而提供优势以进一步减小S/D部件(例如，138)和外部互连线(诸如铜互连线)之间的接触电阻。此外，形成与硅化物层148的顶面接合的接触部件158。通常地，接触部件158由诸如铜的导电材料形成。

图1F’示出了类似的硅化工艺和形成在图1E’的S/D部件138’上方的接触部件。以上结合图1F描述的工艺适用于图1F’中示出的硅化物部件148’和接触部件158’的形成。

图2示出了根据各个实施例的半导体结构100的立体图。为了清楚和半导体结构100的对称性的目的，图2中仅示出了结构的一半。如图2所示，V形凹部140位于S/D部件138中的一个的顶面上。如上所述，虽然半导体结构100示出为平面FET结构，但是半导体结构100也可以构建为FinFET结构。

为了进一步示出提供与S/D部件的平坦表面的面积相比的S/D部件的较大接触面积的凹部140的实施方式，提供了定量分析。如图2所示，沿着轴线a-a’的凹部140的截面平面A1包括凹部深度“H”、第一宽度“W1”和第二宽度“W2”。图2中示出的垂直于平面A1的另一平面A2包括宽度“W3”。通常地，平面A1与从漏极部件延伸至源极部件或者从源极部件延伸至漏极部件的轴线平行，并且平面A2垂直于平面A1。在一些实施例中，W1可以等于W2。根据本实施例，凹部深度“H”介于5纳米至20 纳米之间。可以根据任何期望的应用将凹部深度“H”调节至任何合适的值。在传统的半导体结构中，S/D部件具有平坦的顶面，这意味着不存在凹部140。如此，S/D部件的顶面上的面积估算为：(W1+W2)×W3。然而，凹部140具有估算为((W1+H)^1/2+(W2+H)^1/2)×W3的顶面面积(凹部140的顶面包括表面140a和140b)。根据勾股定理，在任何直角三角形中，斜边的长度(即，(W1+H)^1/2或(W2+H)^1/2))总是大于剩余的两条边的任何长度(即，W1、W2)。

因此，与传统的平坦顶面S/D部件相比，S/D部件138的顶面提供较大的表面接触面积。这样的较大的接触面积有利地提供可以用于与硅化物层和/或导电接触部件接合的较大的面积，并且因此减小接触电阻。接触电阻的这个减小可能不仅改进了半导体结构100的功耗，而且增强了半导体结构100的性能。

图3示出了在一些实施例中的根据本发明的各个方面构建的用于形成半导体结构(例如，半导体结构100)的方法300的流程图。半导体结构100作为实例提供并且不旨在限制方法的范围。方法300开始于框302，提供半导体衬底110。

方法300继续至框304，形成栅极堆叠件120。栅极堆叠件120的形成包括多个沉积和图案化。可以进一步形成诸如栅极间隔件126和轻掺杂漏极(LDD)部件的其他部件。

随后，方法300继续至框306，形成凹槽132。通过蚀刻工艺在有源区114内的半导体衬底中形成凹槽132。在一些实施例中，可以使用诸如对衬底100的材料具有选择性的湿(和/或干)蚀刻工艺形成凹槽132。在蚀刻工艺之后，可以使用合适的化学物质进行清洗工艺。蚀刻和/或清洗工艺可以将金属残留物引入至凹槽132。

仍参照图3，方法300继续至框308，通过在凹槽132中外延生长与衬底110的材料不同或相同的半导体材料来形成S/D部件138。沉积可以发生在衬底110上并且也以不同沉积速率发生在其他区域(诸如STI和栅极堆叠件)和结构上。沉积在凹槽132中的半导体材料是晶体。

方法300继续至框310，在每个S/D部件的表面上形成V形凹部140。 可以使用化学汽相蚀刻来实施V形凹部的这种形成。更具体地，含氯气体(诸如HCl、Cl₂或两者)用于实施V形凹部的蚀刻工艺。

本发明提供了在FET的漏极/源极(D/S)部件和金属硅化物层(例如，TiSi层)之间的界面处提供较大的面积的FET的方法和结构。由于界面处的面积与接触电阻成反比，较小的面积可以进而增大D/S接触电阻，这可以不利地影响FET的性能。该方法包括在外延生长的D/S部件的顶面上形成V形凹部。与通常用于传统的FET结构的D/S部件的平坦顶面相比，公开的方法和结构通过在D/S部件的顶面上形成凹部而提供较大的面积。由此，可以减小D/S部件和之后沉积的金属硅化物层之间的D/S接触电阻值。

半导体结构100可以用于各种应用中，诸如逻辑电路、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)单元、闪存或成像传感器。半导体结构是平面FET结构或可选地是FinFET结构。

根据一些实施例，本发明提供了一种方法。该方法包括在半导体衬底的源极/漏极区中形成凹槽，其中，半导体衬底由第一半导体材料形成。该方法还包括在凹槽内外延生长第二半导体材料以在凹槽中形成S/D部件，以及去除S/D部件的部分以形成延伸至S/D部件内的V形凹部。

根据一些实施例，本发明提供了一种方法。该方法包括在半导体衬底的源极/漏极区中形成凹槽，其中，半导体衬底由第一半导体材料形成。该方法还包括在凹槽内外延生长第二半导体材料和第三半导体材料以形成S/D部件，以及去除S/D部件的部分以形成延伸至S/D部件内的V形凹部。

根据一些实施例，本发明提供了一种集成电路(IC)结构。该集成电路结构包括半导体衬底、形成在半导体衬底上的栅极堆叠件、以及邻近栅极堆叠件的第二半导体材料的源极和漏极(S/D)部件，其中，每个S/D部件包括延伸至S/D部件内的V形凹部。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。