半导体器件结构及其制造方法与流程

本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。

背景技术：

鳍式场效应晶体管(FinFET)制造有从衬底延伸的薄“鳍”(或鳍结构)。FET的沟道形成在该鳍中。栅极(或栅极结构)设置在鳍上方。栅极控制鳍中的沟道。

为了增强FinFET的性能，将应力引入沟道区域中以提高载流子迁移率。通常，拉伸应力引入n型FinFET的沟道区域中，以及压缩应力引入p型FinFET的沟道区域中。

技术实现要素：

为了解决现有技术中所存在的缺陷，根据本发明的一方面提供了一种制造半导体器件的方法，包括：接收FinFET前体，所述FinFET前体包括：鳍结构，形成在隔离区域之间；和栅极结构，形成在所述鳍结构的一部分上方，使得所述鳍结构的侧壁与所述栅极结构的栅极间隔件接触；图案化所述鳍结构，以包括从所述隔离区域突出的至少一个向上阶梯；在所述鳍结构、所述隔离区域和所述栅极结构上方形成覆盖层；对所述FinFET前体执行退火工艺，以沿着所述向上阶梯形成至少两个位错；以及去除所述覆盖层。

优选地，方法还包括：去除所述鳍结构的顶部，此后在所述鳍结构的顶部上形成至少一个外延区域。

优选地，形成所述外延区域的操作包括使所述位错延伸到所述外延区域中。

优选地，图案化所述鳍结构的操作包括形成多个向上阶梯，其中底部阶梯邻近所述隔离区域，且顶部阶梯邻近所述栅极结构的顶面。

优选地，执行所述退火工艺的操作包括：形成所述位错，使得所述位错几乎与邻近的位错平行，并且所述位错延伸到所述鳍结构的所述一部分延伸到介于所述隔离区域之间的所述鳍结构的下部。

优选地，执行所述退火工艺的操作包括：在所述栅极结构的任一侧形成所述位错，使得所述位错在所述栅极结构的两侧几乎对称。

优选地，形成所述位错的操作包括：形成所述位错，使得所述位错的下部朝向所述栅极结构倾斜。

优选地，形成所述位错的操作包括：形成平面区域的所述位错。

优选地，该方法还包括：通过注入一些掺杂物，对所述FinFET前体执行预非晶化注入(PAI)。

根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：接收FinFET前体，所述FinFET前体包括：鳍结构，形成在一些隔离区域之间；和栅极结构，形成在所述鳍结构的一部分上方；去除位于所述栅极结构的任一侧的所述鳍结构的顶部；在所述鳍结构的剩余部分的顶部上生长外延层，使得在所述鳍结构上方形成多个边角；在所述半导体层上方形成覆盖层；对所述FinFET前体执行退火工艺，以形成邻近所述边角的多个位错；以及去除所述覆盖层。

优选地，该方法还包括：去除所述半导体层以及在所述鳍结构的顶部上形成至少一个外延区域，其中，形成所述外延区域的操作包括使所述位错从所述鳍结构延伸到所述外延区域中。

优选地，执行所述退火工艺的操作包括：形成所述位错，使得邻近所述边角形成所述位错。

优选地，形成所述位错的操作包括；在所述鳍结构的任一侧形成所述位错，使得所述位错在所述栅极结构的两侧几乎对称。

根据本发明的又一方面，提供了一种半导体器件，包括：鳍结构，位于隔离区域之间，其中所述鳍结构包括第一纵轴；栅极结构，位于所述鳍结构的一部分上方，其中所述鳍结构的所述一部分与栅极间隔件接触；至 少一个外延区域，设置在所述鳍结构的顶部上并与所述栅极结构接触；以及多个位错，形成在所述外延区域内和所述鳍结构内。

优选地，位于所述栅极结构的一侧的所述位错几乎相互平行。

优选地，所述位错从所述外延区域延伸到所述鳍结构的所述一部分。

优选地，位于所述栅极结构的两侧的所述位错相对于所述栅极结构几乎对称。

优选地，所述位错包括朝向所述栅极结构倾斜的下部。

优选地，所述位错包括平面区域。

优选地，所述栅极结构包括垂直于所述第一纵轴的第二纵轴，并且所述平面区域包括与所述第二纵轴平行的下边缘。

附图说明

当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

图1是根据本发明的一些实施例的半导体器件的示意性立体图。

图2A是根据本发明的一些实施例的用于制造半导体器件的方法的操作流程图。

图2B是根据本发明的一些实施例的用于制造半导体器件的方法的操作流程图。

图3是根据本发明的一些实施例的FinFET前体的示意性立体图。

图3X、图3Y和图3Z是根据一些实施例的用于制造半导体器件的方法操作的一些截面图和俯视图。

图4X、图4Y和图4Z是根据一些实施例的用于制造半导体器件的方法操作的一些截面图和俯视图。

图5Y和图5X是根据一些实施例的用于制造半导体器件的方法操作的一些截面图。

图6Y和图6X是根据一些实施例的用于制造半导体器件的方法操作的一些截面图。

图7X和图7Y是根据一些实施例的用于制造半导体器件的方法操作的一些截面图。

图8X和图8Y是根据一些实施例的用于制造半导体器件的方法操作的一些截面图。

图9X和图9Y是根据一些实施例的用于制造半导体器件的方法操作的一些截面图。

图9是根据本发明的一些实施例的用于制造半导体器件的方法操作的示意性立体图。

图10X、图10Y和图10Z是根据一些实施例的用于制造半导体器件的方法操作的一些截面图和俯视图。

图11X和图11Y是根据一些实施例的用于制造半导体器件的方法操作的一些截面图。

图12X、图12Y和图12Z是根据一些实施例的用于制造半导体器件的方法操作的一些截面图和俯视图。

图12是根据本发明一些实施例的用于制造半导体器件的方法操作的示意性立体图。

图13是根据本发明的一些实施例的用于制造半导体器件的方法的操作流程图。

图14Y是根据一些实施例的用于制造半导体器件的方法操作的截面图。

图15X和图15Y是根据一些实施例的用于制造半导体器件的方法操作的一些截面图。

图16X和图16Y是根据一些实施例的用于制造半导体器件的方法操作的一些截面图。

图17X和图17Y是根据一些实施例的用于制造半导体器件的方法操作的一些截面图。

图18X和图18Y是根据一些实施例的用于制造半导体器件的方法操作的一些截面图。

图19X和图19Y是根据一些实施例的用于制造半导体器件的方法操作 的一些截面图。

图19是根据本发明的一些实施例的用于制造半导体器件的方法操作的示意性立体图。

具体实施方式

以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。

此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还意欲包括使用或操作中器件的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述符可因此进行类似的解释。

根据各个实施例提供了其中具有位错的鳍式场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的一些中间操作。讨论了实施例的一些变化。在各个附图和所示的实施例中，类似的参考标号用于表示类似的元件。

图3、图9和图12是根据本发明一些实施例的FinFET前体100的一些示意性立体图。图3X、图3Y、图3Z、图4X、图4Y、图4Z、图5Y、图6Y、图7Y、图8Y、图9Y、图10X、图10Y、图11X、图11Y、图12X、图12Y和图12Z是根据本发明的一些实施例的FinFET前体100的一些截面图。图14Y、图15X、图15Y、图16X、图16Y、图17X、图17Y、图18X、图18Y和图19Y是根据本发明的一些实施例的FinFET前体100的 一些截面图。统一参照图3至图12描述方法400和FinFET前体100。统一参照图14Y至图19Y描述方法401和FinFET前体100。应该理解，可以在方法400和401之前、期间和之后提供附加操作，并且对于方法的一些其他实施例来说，可以重复、替换或省略所描述的一些操作。

图1示出了半导体器件200的示意性立体图。半导体器件200是FinFET结构。示出了箭头指向三个方向X、Y、Z的坐标系统。方向X、方向Y和方向Z彼此正交。方向X是栅极长度和鳍宽度方向。方向Y是栅极宽度方向。方向Z是用于顶部观看的方向。除非另有指定，否则在整个说明书中，通过在方向X观看的示图中获得图3X、图4X、图5X、图6X、图7X、图8X、图9X、图10X、图11X、图12X、图15X、图16X、图17X、图18X和图19X的截面图，其中附图号包括字母“X”。除非另有指定，否则在整个说明书中，通过在方向Y观看的示图中获得图3Y、图4Y、图5Y、图6Y、图7Y、图8Y、图9Y、图10Y、图11Y、图12Y、图14Y、图15Y、图16Y、图17Y、图18Y和图19Y的截面图，其中附图号包括字母“Y”。除非另有指定，否则在整个说明书中，通过在方向Z观看的示图中获得图3Z、图4Z、图10Z和图12Z的截面图，其中附图号包括字母“Z”。

在图1中，半导体器件200包括鳍结构11、隔离区域10、栅极结构14、栅极间隔件15、栅电极层16、栅极介电层17、界面层18、一些外延区域13和一些位错12。

隔离区域10位于栅极结构14下方，并且邻近鳍结构11的下部。

示例性隔离区域10利用隔离技术(诸如浅沟槽隔离(STI))来限定和电隔离诸如鳍结构11的各种区域。隔离区域10由氧化硅、氮化硅、氮氧化硅、气隙、其他适当的材料或它们的组合组成。

鳍结构11位于隔离区域10之间。鳍结构11被拉长以包括第一纵轴，其为与方向X相同的方向。鳍结构11的一部分位于隔离区域10上方。鳍结构11在栅极结构14的任一侧都是连续的。鳍结构11的部分111被栅极结构14所覆盖并与栅极间隔件15接触。在一些实施例中，部分111是FinFET的沟道区域。位错12的下部位于鳍结构11中。

鳍结构11由任何适当的材料制成，包括硅和硅锗。鳍结构204包括各 种掺杂区域。例如，掺杂区域包括轻掺杂源极/漏极(LDD)区域(未示出)和源极/漏极(S/D)区域(未示出)。S/D区域掺杂有p型掺杂物、n型掺杂物和/或它们的组合。p型掺杂物包括硼或BF₂；n型掺杂物包括磷或砷。基于器件的类型(诸如n型FinFET器件或p型FinFET器件)来选择掺杂物。S/D区域可包括各种掺杂轮廓。

栅极结构14上覆隔离区域10和鳍结构11的顶部。栅极结构14被拉长以包括第二纵轴，其为与方向Y相同的方向。栅极结构14位于鳍结构11的部分111上方。使用虚线示出部分111，因为部分111位于栅极结构14的内部。部分111的顶侧和侧壁SW与栅极结构14接触。鳍结构11的部分111与栅极间隔件15接触。栅极结构14的一部分与邻近鳍结构11的部分111的外延区域13接触。栅极结构14在鳍结构11的任一侧都是连续的。一些位错12的下部位于鳍结构11的部分111中，并且鳍结构11的一些部分位于隔离区域10之间。栅极结构14包括位于底部的界面层18、位于界面层18的顶部上的栅极介电层17、位于栅极介电层17的顶部上的栅电极层16以及位于栅极结构14的两侧的一些栅极间隔件15。栅极堆叠件包括界面层18、栅极介电层17和栅电极层16。

示例性界面层18包括氧化硅(例如，热氧化物或化学氧化物)和/或氮氧化硅(SiON)。栅极介电层17位于界面层18上方。栅极介电层17包括诸如氧化硅、氮化硅、氮氧化硅、高k介电材料的介电材料；其他适当的介电材料和/或它们的组合。高k介电材料的实例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金、其他适当的高k介电材料和/或它们的组合。栅电极层16位于栅极介电层17上方。栅电极层16包括任何适当的材料，诸如多晶硅、铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适当的材料和/或它们的组合。栅极间隔件15位于栅极堆叠件的每一侧。栅极间隔件15由氮化物材料(例如氮化硅)、介电材料(诸如氮化硅、掺有碳的氮化硅、碳化硅、氧化硅、氮氧化硅、掺有碳的氮氧化硅)、其他适当的材料和/或它们的组合。应该理解，栅极结构14可包括附加层，诸如扩散/阻挡层(未示 出)、导电层(未示出)、其他适当的层和/或它们的组合。

外延区域13覆盖鳍结构11的顶部。外延区域13在栅极结构14的任一侧都是不连续的。外延区域13在与方向X相同的方向上拉长。多个位错12位于外延区域13的内部。外延区域13包括多边形的表面。该表面正交于方向X。该表面的一部分与位于栅极结构14的任一侧的栅极间隔件15接触。

外延区域13由一些半导体材料制成，其晶格常数不同于鳍结构11的晶格常数。外延区域13中的位错12在外延区域13以及鳍结构11的部分111中提供了拉伸应变或压缩应变。对于n型FinFET或n型金属氧化物半导体(NMOS)器件，在外延区域13中添加SiC提供了拉伸应变。对于p型FinFET或p型金属氧化物半导体(PMOS)器件，在外延区域13中添加SiC提供了压缩应变。在一些实施例中，期望杂质位于外延区域13中。

多个位错12位于外延区域13内和鳍结构11内。位错12从外延区域13向鳍结构11的部分111连续延伸且位于隔离区域10之间。位于栅极结构14的一侧的位错12相互近似平行。例如，大多数位错12包括以均匀方式朝向栅极结构14倾斜的下部。在一些实施例中，每个位错12之间的间隔大约相同。位错12包括平面区域，其源于平面区域中的晶格失配。平面区域包括平行于第二纵轴(其为方向Y)的下边缘L。位于栅极结构14两侧的位错12相对于栅极结构14近似对称。

图2A示出了用于形成图1中的半导体器件200的处理流程。操作410接收FinFET前体100。在图3、图3X、图3Y和图3Z中示出了用于操作410的一些示例性实施例。操作420图案化一些鳍结构11。在图4X、图4Y、图4Z、图5X和图5Z中示出了用于操作420的一些示例性实施例。操作430在FinFET前体100上形成覆盖层21。在图7X和图7Y中示出了用于操作430的一些示例性实施例。操作440对FinFET前体100执行预非晶化注入(API)。在图8X和图8Y中示出了用于操作440的一些示例性实施例。操作450对FinFET前体100执行热退火。操作460去除鳍结构11的一些顶部。在图10X、图10Y、图10Z、图11X和图11Y中示出了用于操作460的一些示例性实施例。操作470在鳍结构11的顶部上形成一些外延 区域13。在图12X、图12Y、图12Z和图12中示出了用于操作470的一些示例性实施例。

图2B示出了在操作420中对鳍结构11进行图案化的工艺流程。操作420包括一些子操作，诸如操作421、操作422、操作423和操作430。操作421在鳍结构11上形成光刻胶20。在图4X、图4Y和图4Z中示出了用于操作421的一些示例性实施例。操作422蚀刻鳍结构11。在图5X和图5Y中示出了用于操作422的一些示例性实施例。操作423去除光刻胶20。在图6X和图6Y中示出了用于操作423的一些示例性实施例。操作430确定是否形成另一向上的阶梯(upward step)22。为了形成另一个向上的阶梯22，重复操作421至操作423。为了停止形成另一向上的阶梯22，在操作430之后，在FinFET前体100上形成覆盖层21。

参照图3、图3Y、图3X和图3Z，接收FinFET前体100。对应的操作示为图2A中的操作410。

鳍结构11包括与栅极结构14接触的侧壁SW。鳍结构11位于隔离区域10之间。鳍结构11的顶部的高度H1从隔离区域10的表面S3到鳍结构11的顶部的顶面TS。鳍结构11的顶部是鳍结构11位于表面S3上方的部分。对于栅极结构14任一侧的鳍结构11以及部分111来说高度H1近似相同。在图3Z中，鳍结构11被拉长以包括第一纵轴(与方向X为同一方向)。栅极结构14被拉长以包括第二纵轴(与方向Y为同一方向)第一纵轴垂直于第二纵轴。鳍结构11的部分111位于栅极结构14与鳍结构11的相交区域处，部分111包括与栅极间隔件15和栅极堆叠件接触的侧壁SW。

隔离区域10通过任何适当的工艺形成，包括光刻工艺、通过使用干蚀刻和/或湿蚀刻在衬底(未示出)中蚀刻沟槽、以及通过使用化学气相沉积(CVD)用一种或多种介电材料填充沟槽。填充沟槽以在隔离区域10之间形成鳍结构11。

参照图4Y、图4X和图4Z，在鳍结构11上形成光刻胶20。对应的操作示为图2A中的操作420和图2B中的操作421。

在图4Y中，形成光刻胶20。通过任何适当的方法在光刻工艺中图案化光刻胶20。光刻工艺可以为包括形成上覆鳍结构11、隔离区域10和栅 极结构14的光刻胶20，曝光光刻胶20以进行图案化，执行曝光后烘烤工艺以及显影光刻胶20以形成包括光刻胶20的掩模元件的光刻工艺。图案覆盖鳍结构11邻近栅极结构14的顶部。

在图4X和图4Z中，一些表面S被露出而没有被掩模元件覆盖。表面S相对于栅极结构14对称。表面S在方向X上包括长度L1。在图4Y中，表面S位于鳍结构11的顶部上，长度L1示出为表示表面S的长度。

参照图5X和图5Y，蚀刻鳍结构11。对应的操作示为图2A中的操作420和图2B中的操作422。

沿着方向Z对鳍结构11执行蚀刻工艺30。通过蚀刻工艺30使鳍结构22没有被光刻胶20覆盖的顶部凹陷。掩模元件用于通过使顶部凹陷来将鳍结构11蚀刻为向上阶梯22的形状。使用虚线示出向上阶梯22的顶部边缘，因为向上阶梯22的顶部边缘被光刻胶20所覆盖。使用反应离子蚀刻(RIE)工艺和/或其他适当的工艺蚀刻顶部。在一个实例中，通过图案化和蚀刻鳍结构11的一部分来形成向上阶梯22。鳍结构11的一些部分在方向Z上凹陷距离D以形成向上阶梯22。高度H1减去高度H2等于距离D。第一边角1C与栅极间隔件15在方向X上水平相距长度L2。长度L2大约是从栅极间隔件15测量的被光刻胶20的表面所覆盖的距离。

在一些实施例中，蚀刻工艺30是选择性蚀刻。选择性蚀刻可使用一些含氟气体、HBr和/或Cl₂作为蚀刻气体。在一些实施例中，在蚀刻工艺3中使用的偏压可被调整，以允许更好地将蚀刻方向控制为各向同性或各向异性。在一些实施例中，蚀刻工艺30可包括选择性蚀刻，其用于光刻胶20中的材料的蚀刻率低于用于鳍结构11中的材料(诸如硅)的蚀刻率。在一些实施例中，可通过一种和多种蚀刻工艺30来执行凹陷工艺。不同的蚀刻剂可用于蚀刻不同的材料组成。

参照图6X和图6Y，去除光刻胶20。对应的操作示为图2A中的操作420和图2B中的操作423。通过任何适当的方法来去除光刻胶20，诸如蚀刻、回蚀或平坦化。形成两个向上阶梯22。最接近栅极结构14的顶面的向上阶梯22是顶部阶梯。最接近隔离区域10的向上阶梯22是底部阶梯。向上阶梯22从隔离区域10的表面S3上突出高度H2。向上阶梯22在栅极 结构14的两侧是对称的。向上阶梯22包括第一边角1C和第二边角2C。从第一边角1C到第二边角2C垂直地测量向上阶梯22的高度。从第一边角1C到第二边角2C水平地测量向上阶梯22的长度。

在一些实施例中，在具有多个第一边角1C和第二边角2C的顶部阶梯和底部阶梯之间形成多个向上阶梯22。第一边角1C向内凹陷。第二边角2C以近似直角向外凸出。经由图2B中的操作420形成多个向上阶梯22。执行包括操作421、操作422、操作423和操作430的循环可在栅极结构14的任一侧形成一个向上阶梯22。第一次循环形成底部阶梯，且最后一次循环形成顶部阶梯。对于每次循环，与前一次循环中所形成的光刻胶20相比，操作421中的光刻胶20被形成得更小，以使连续形成的每个向上阶梯22具有更短的长度L2。对于每次循环，相对于前一次循环中蚀刻的距离，操作422中的距离D被蚀刻得更短，以形成用于连续形成的每个向上阶梯22的更高高度H2。

可选地，在一些其他实施例中，通过无掩模光刻、电子束写入和离子束写入来实施或替换光刻工艺。在另一种可选方式中，光刻工艺可实施纳米压印技术。对于使用无掩模光刻，省略图2B中的操作421和操作423。

作为传统光刻的可选方式，可通过双重图案化光刻(DPL)工艺来形成向上阶梯22。DPL是通过将图案划分为两个交错的图案来在衬底上构建图案的方法。各种DPL方法包括双重曝光(例如使用两个掩模组)、形成一些隔离件相邻部件并去除部件以提供隔离件的图案、光刻胶20冻结和/或其他适当的工艺。应该理解，可以以类似的方式来形成向上阶梯22。

参照图7X和图7Y，在FinFET前体100上形成覆盖层21。对应的操作示为图2A中的操作430。

覆盖层21毯式覆盖鳍结构11的顶部和栅极结构14的一些部分。覆盖层21共形地覆盖跟随栅极结构14任一侧的向上阶梯22的轮廓33。使用虚线示出轮廓33，因为向上阶梯22被覆盖层21所覆盖。覆盖层21从鳍结构11的侧壁SW和顶部生长。覆盖层21的一些材料包括氮化硅、氮化钛、氮氧化物、氧化物、SiGe、SiC、SiON和/或它们的组合。覆盖层21包括固有的拉伸应力或压缩应力。对于要成为p型FinFET的FinFET前体 100，覆盖层21包括固有的压缩应力。相反，对于要成为n型FinFET的FinFET前体100，覆盖层21包括固有的拉伸应力。调整覆盖层21的形成工艺以将应力调整为期望值。在一些实施例中，覆盖层21是单层。在其他实施例中，覆盖层21是多个子层。一些形成方法包括原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)等。通过低压CVD(LPCVD)形成包括氮化硅的覆盖层21。通过等离子体增强CVD(PECVD)形成包括氮化硅的覆盖层21。通过CVD工艺形成包括原硅酸四乙酯的覆盖层21。通过高纵横比工艺(HARP)形成包括氧化硅的覆盖层21。

参照图8Y和图8X，对FinFET前体100执行预非晶化注入(API)31。对应的操作示为图2A中的操作440。在一些实施例中，使用锗、硅等执行PAI 31。针对各种设计目的来控制PAI 31工艺的剂量和温度。在一些实施例中，在低温或室温下执行PAI 31。FinFET前体100经历PAI 31。PAI 31将一些掺杂物注入鳍结构11并在其中破坏半导体晶格。通过将诸如Si、Ge、Ar、Xe、BF₂、As和/或In的一些掺杂物引入鳍结构11，损害鳍结构11的分子晶格。这在覆盖层21和鳍结构11的半导体材料内创建了非晶区域(未示出)。非晶区域包括非晶硅以及一些多晶硅颗粒。使用虚线示出部分111，因为它们在图7X和图8X中位于覆盖层21之下。鳍结构11的位于栅极结构14下方的部分111被保护免受PAI 30的影响，并且仍然保持具有晶体结构。在一些实施例中，鳍结构11经受使用各种能量、掺杂物角度和剂量的多重注入。在一些实施例中，图案化的光刻胶层(未示出)用于限定非晶区域并保持FinFET前体100的其他区域免受注入损害。例如，图案化光刻胶层将鳍结构11暴露给PAI 31，而栅极结构14被保护不受PAI30的影响。在一些实施例中，图案化的硬掩模层(诸如SiN或SiONC层)用于限定非晶区域。

在一些实施例中，省略操作440，使得在形成覆盖层21之后对FinFET前体100执行热退火。在图2A中，操作450对FinFET前体100执行热退火。执行热退火以在非晶区域中形成缺陷。使用快速热退火(RTA)、激光退火或其他退火方法执行热退火。在一些实施例中，使用尖峰RTA执行热退火。热退火可包括长时间预热。

作为热退火的结果，鳍结构11利用从覆盖层21获取的记忆应力被再结晶。通过任何适当的工艺(包括湿蚀刻或干蚀刻工艺)去除覆盖层21。在一个实例中，通过包括磷酸的蚀刻操作去除由氮化硅组成的覆盖层21。在另一实例中，通过包括氢氟酸(HF)或稀释的HF的蚀刻操作去除由氧化硅组成的覆盖层21。在另一实例中，通过化学机械抛光(CMP)工艺去除覆盖层21。覆盖层21被去除，而鳍结构11保持应力效果。通过操作430、440和450来保持应力效果，并且被称为应力记忆技术(SMT)。

参照图9、图9Y和图9X，形成位错12。位错12被形成为邻近第一边角1C和第二边角2C。位错12形成在栅极结构14的任一侧，使得位错12几乎在栅极结构14的两侧对称。在栅极结构14的一侧，位错12几乎平行。位错12的下部以均匀的方式朝向栅极结构14倾斜。位错12包括平面区域，其源于平面区域附近的晶格失配。一些再结晶区域在位错12附近包含一些不规则体。例如，平面区域上方的局部均匀区域与平面区域下方的其他区域失配。这种形式的失配导致位错12。平面区域包括与方向Y平行的下边缘L。位错12的下部和下边缘L位于鳍结构11的底部中。FinFET前体100中位错12的总数近似为第一边角1C的总数加上第二边角2C的总数。多个位错12位于鳍结构11内。位错12从第一边角1C和第二边角2C连续延伸到部分111，并且位于隔离区域10之间。在一些实施例中，在栅极结构14的一侧，每个位错12之间的间隔大约相同。在图9X中，位错12包括平面区域。图9示出了具有两个FinFET和形成在其中的一些位错的FinFET前体100的示意性立体图。

参照图10Y、图10X和图10Z，去除鳍结构11的一些顶部。对应的操作示为图2A中的操作460。

光刻胶20覆盖在栅极结构14的顶部上。蚀刻工艺30使鳍结构11的顶部凹陷。鳍结构11的部分111被保留并被栅极结构14保护。通过光刻工艺去除鳍结构11的顶部包括：在FinFET前体100上方形成光刻胶20，图案化光刻胶20以具有露出位于栅极结构14任一侧的鳍结构11的一些开口，以及蚀刻鳍结构11。形成光刻胶20包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对齐。图案化光刻胶20包括曝光、曝光后烘烤、显影光刻胶 层、清洗、干燥(例如，硬烘烤)、其他适当的工艺或它们的组合。

蚀刻工艺30是干蚀刻工艺。可在蚀刻室中进行干蚀刻工艺。干蚀刻工艺可实施含氧气体、含氟气体(例如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)、含氯气体(例如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴气体(例如，HBr、He和/或CHBr₃)、含碘气体、其他适当的气体和/或等离子体和/或它们的组合。在一些实施例中，干蚀刻工艺利用O₂等离子体处理和/或O₂/N₂等离子体处理。此外，可以在适当的持续时间段内执行干蚀刻工艺。可调整一些工艺参数(诸如蚀刻持续时间和/或蚀刻率)以控制从鳍结构11去除多少材料。

可选地，在一些其他实施例中，蚀刻工艺30是湿蚀刻工艺或干蚀刻和湿蚀刻工艺的组合。可调整一些工艺参数(诸如一些酸浴的浓度、化学浴的温度、溶液槽的搅拌和/或蚀刻持续时间)以控制从鳍结构11去除多少顶部。

可选地，通过其他方法(诸如无掩模光刻、电子束写入和离子束写入)来实施或替换光刻工艺。在另一种可选实施方式中，光刻工艺可实施纳米压印技术。

参照图11Y和图11X，留下鳍结构11的一些剩余部分。鳍结构11的剩余部分具有表面S2。剩余部分的表面S2高于隔离区域10的表面S3。通过去除鳍结构11的顶部，在图11X中露出部分111。干蚀刻工艺可以是用于各向异性蚀刻的物理蚀刻以获得具有面对方向X的基本垂直的侧面的部分111。

多个位错12的下部位于鳍结构11的剩余部分内。位错12保留在鳍结构11的部分111中并介于隔离区域10之间。通过图10X中的蚀刻工艺30缩短位错12。通过蚀刻工艺30中的一些工艺参数确定表面S2的高度。表面S2可以位于隔离区域10的表面S3上方、与表面S3齐平或位于表面S3下方。表面S2和表面S3基本是平坦的。

参照图12、图12Y、图12X和图12Z，一些外延区域13在表面S2上形成鳍结构11的剩余部分的顶部上。对应的操作示为图2A中的操作470。

外延区域13通过一种或多种外延或取向附生工艺形成，诸如在鳍结构 11的剩余部分上以晶体状态形成Si部件、SiGe部件和/或其他适当的部件。外延工艺包括CVD沉积技术(例如，气相外延(VPE)、超高真空CVD(UHV-CVD))、分子束外延和/或其他适当的工艺。外延工艺使用气体和/或液体前体，其与鳍结构11的组成相互作用。因此，位错12从部分111生长到外延区域13中。在一些实施例中，外延区域13被原位掺杂。一些掺杂物包括：p型掺杂物，诸如硼或BF₂；n型掺杂物，诸如磷或砷；和/或包括它们的组合的其他适当的掺杂物。在一些实施例中，外延区域13不被原位掺杂。由应力记忆技术SMT引起的位错12传播到外延区域13。外延区域13具有位错12所引起的应力效果。

多个位错12位于外延区域13内和鳍结构11内。随着外延区域13在鳍结构11的顶部上生长，来自鳍结构11的剩余部分和部分111中的位错12形成为与外延区域13连续。在图12X中，外延区域13生长以形成多边形形状的表面。被位错12覆盖的平面在该表面内。

图12是包括含有位错12的外延区域13的FinFET前体100的示意性立体图。

图13示出了用于由FinFET前体100形成半导体器件200的工艺流程。操作410接收FinFET前体100。操作421去除鳍结构11的顶部。操作431在鳍结构11的剩余部分的顶部上生长半导体层19。操作441在半导体层19上形成覆盖层21。操作451对半导体层19执行热退火。操作461在鳍结构11的剩余部分的顶部上形成一些外延区域13。

参照图14Y，执行去除鳍结构11的顶部。对应的操作示为图13中的操作421。

通过诸如蚀刻工艺30的任何适当的工艺执行去除顶部。光刻胶20覆盖栅极结构14，其中露出鳍结构11进行蚀刻。在一个实施例中，通过适当的工艺(诸如旋涂)在栅极结构14上方形成光刻胶20层，并且通过适当的光刻图案化方法将光刻胶层图案化以形成光刻胶部件。然后，通过蚀刻工艺30将光刻胶20上的图案转印到下方的鳍结构11。

参照图15Y和图15X，去除鳍结构11的顶部。此后剥离光刻胶20。鳍结构11的剩余部分包括介于隔离区域10与鳍结构11的部分111之间的 下部。下部包括位于顶部的表面S4。表面S4可以位于隔离结构10的表面S3上方、与表面S3平齐或位于表面S3下方。

参照图16Y和图16X，执行在鳍结构11的表面S4的顶部上生长半导体层19。对应的操作示为图13中的操作431。

半导体层19上覆鳍结构11的剩余部分的顶部以形成具有厚度TH2的半导体层19的水平部分。半导体层19的层部分进行加衬里于部分111以形成具有厚度TH1的半导体层19的垂直部分。沿着鳍结构11上方的半导体层19的水平部分和垂直部分形成多个边角。第一边角1C位于半导体层19的水平部分和垂直部分的接合处。第二边角2C定位为邻近半导体层19的垂直部分的顶部。如图16X所示，半导体层19的垂直部分低于部分111。

通过诸如一些外延生长的任何适当的方法生长半导体层19。一些外延生长包括诸如气相外延(VPE)、超高真空化学气相沉积(UHV-CVD)、液相外延(LPE)和/或分子束外延(MBE)的一些工艺。用于一些外延反应的一些气体源是四氯化硅、硅烷、二氯甲硅烷或三氯甲硅烷的氢还原。通过外延生长的持续时间来控制半导体层19的厚度TH1和TH2。

其他外延生长包括诸如固相外延(SPE)或选择性外延生长(SEG)的一些工艺。SPE工艺将半导体材料的非晶区域转换为晶体结构以形成半导体层19。半导体层19包括硅。选择性外延生长(SEG)工艺包括生长和蚀刻共存，在SEG的不同外延阶段，一些生长率大于或小于一些蚀刻率，因此对应的净效果分别是生长或蚀刻。在室中使用低压化学气相沉积(CVD)来执行SEG。

在整个SEG工艺期间通过控制一些蚀刻与生长比率来调整半导体层19的厚度TH1和TH2。一些工艺条件包括用于生长/蚀刻工艺的工艺气体的类型和流速。工艺气体的流速被调整以控制半导体层19的厚度TH1和TH2。

LPCVD包括将表面S4暴露给高真空。包括工艺气体的气体流被引导至表面S4，以在表面S4上沉积工艺气体。工艺气体被沉积为具有至少近似一个单层的覆盖率。在一些实施例中，沉积在表面S4上的诸如Si的材料与鳍结构11的材料相同以形成同质外延结构。

液相外延(LPE)包括通过表面S4之上的过饱和熔体沉淀晶体膜。增加温度直到发生相变，然后降低用于沉淀。通过控制一些冷却率，控制用于半导体层19的生长率。冷却率可以是连续的或者以离散的递增等级。

在一些其他实施例中，外延生长包括在表面S4的晶格失配目标上沉积半导体层19的一些可结晶元素材料层，以在鳍结构11上制造多原子层。在一些努力中产生缺陷，以在鳍结构11的不同种类的材料上外延生长半导体层19的一种晶体材料。半导体层19的材料的晶格大小可以不同于鳍结构11的材料的晶格大小。在半导体层19中生成缺陷的材料沉积期间，开始的鳍结构11与半导体层19的随后层之间的晶格失配产生应力。

操作441在半导体层19上形成覆盖层(未示出)以在其中形成应力。在图17Y和图17X中，操作451对半导体层19执行热退火以形成位错12。

覆盖层毯式形成在半导体层19的顶部和栅极结构14的一些部分上。覆盖层共形地上覆跟随半导体层19和栅极结构14的轮廓。覆盖层的一些材料包括氮化硅、氮化钛、氮氧化物、氧化物、SiGe、SiC、SiON和/或它们的组合。覆盖层包括固有的拉伸应力或压缩应力。对于成为p型FinFET的FinFET前体100，覆盖层包括固有的压缩应力。相反，对于成为n型FinFET的FinFET前体100，覆盖层包括固有的拉伸应力。调整覆盖层的形成工艺以将应力调整为期望值。形成工艺为任何适当的工艺，诸如原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)等。通过低压CVD(LPCVD)形成包括氮化硅的覆盖层，通过等离子体增强CVD(PECVD)形成氮化硅，通过CVD工艺形成原硅酸四乙酯，通过高纵横比工艺(HARP)形成氧化硅。

在一些实施例中，对FinFET前体100执行PAI(未示出)以在覆盖层和半导体层19内创建非晶区域(未示出)。非晶区域包括非晶硅以及一些多晶硅颗粒。栅极结构14下方的鳍结构11的部分111被保护不受PAI的影响，并且保持具有晶体结构。在图16X中示出部分111，因为去除了鳍结构11的顶部。

在一些实施例中，省略PAI工艺，使得如图13中的操作441至451所示，在形成覆盖层之后对FinFET前体100执行热退火。在图13中，操 作451对FinFET前体100执行热退火。执行热退火以形成邻近第一边角1C和第二边角2C的位错12。使用快速热退火(RTA)、激光退火或其他退火方法来执行热退火。在一些实施例中，使用尖峰RTA执行热退火。热退火可包括长时间预热。

作为热退火的结果，利用从覆盖层得到的记忆应力使半导体层19再结晶。通过任何适当的工艺(包括湿蚀刻或干蚀刻工艺)去除覆盖层。在另一实例中，通过CMP工艺去除覆盖层。去除覆盖层，鳍结构11保持应力效果。通过图13中的操作431、441和451保持应力效果。

在图17Y和图17X中，位错12从第一边角1C和第二边角2C朝向栅极结构14向下延伸。位错12到达部分111以及鳍结构11位于隔离区域10的表面S3下方的剩余部分。

在形成位错12之后去除覆盖层。在邻近第一边角1C和第二边角2C的半导体层19内形成位错12。位错12在栅极结构14的两侧几乎对称。去除半导体层19，位错12保持在部分111以及鳍结构11位于隔离区域10的表面S3下方的剩余部分中。通过任何适当的工艺(包括光刻工艺和蚀刻工艺)去除半导体层19。

在图18Y和图18X中，留下鳍结构11的一些剩余部分。剩余部分的表面S4可以位于隔离区域10的表面S3上方、与表面S3平齐或位于表面S3下方。表面S4和表面S3基本平坦。在图18X中露出部分111。

位错12的下边缘L位于鳍结构11的剩余部分的表面S4下方。位错12保留在鳍结构11的部分111中。通过蚀刻工艺缩短位错12，因为通过位错12形成的平面尺寸减小。通过蚀刻工艺中的一些工艺参数来确定表面S4的高度。表面S4可以位于隔离区域10的表面S3上方、与表面S3平齐或者位于表面S3下方。表面S4和表面S3基本平坦。

位错12的下部保持在鳍结构11中。下部为平面形式并包括下边缘L。下边缘L平行于第二纵轴(方向Y)。位于栅极结构14两侧的位错12相对于栅极结构14几乎对称。在一些实施例中，去除半导体层19的部分，半导体层19的剩余部分(未示出)位于鳍结构11的顶部上。

在图19Y、图19X和图19中，在鳍结构11的剩余部分的顶部上生长 外延区域13，并且使位错12延续到外延区域13中。形成在外延区域13内的位错12与鳍结构11内的位错平行。

通过任何适当的方法(一些外延工艺)生长外延区域13。外延工艺包括诸如化学气相沉积(CVD)沉积技术(例如，气相外延(VPE)、金属有机化学气相沉积CVD(MOCVD)、超高真空化学气相沉积(UHV-CVD))、分子束外延(MBE)、固相外延(SPE)、液相外延(LPE)、选择性外延生长(SEG)的工艺和/或其他适当的工艺。外延工艺使用工艺气体和/或液体，其与鳍结构11的组成相互作用。位错12从鳍结构11复制到外延区域13中。在一些实施例中，外延区域13被原位掺杂。一些掺杂物包括：p型掺杂物，诸如硼或BF₂；n型掺杂物，诸如磷或砷；和/或包括它们的组合的其他适当的掺杂物。在一些其他实施例中，外延区域13不被原位掺杂。

SPE工艺将半导体材料的非晶区域转换为晶体结构以形成外延区域13。SEG工艺包括生长和蚀刻共存。在室中使用低压化学气相沉积(LPCVD)执行SEG。LPCVD包括将表面S4暴露于高真空。包括工艺气体的气体流被引导至表面S4以在表面S4上沉积工艺气体。

外延层13中的材料的晶格尺寸可以不同于鳍结构11中的材料的晶格尺寸。在将位错12中的缺陷从鳍结构11传播至外延层13的材料沉积期间，开始的鳍结构11与外延层13的随后层之间的晶格失配创建应力。

致力于在具有位错12的不同种类的材料的表面上外延生长一种晶体管材料的过程中，两种材料的不同晶格尺寸导致邻近位错12的晶格失配。在将位错12复制到外延层13中的材料沉积期间，开始的表面(诸如表面S4)和随后层(诸如外延层13)之间的晶格失配创建应力。

本发明的一些实施例提供了一种制造半导体器件的方法，包括：接收FinFET前体，该FinFET前体包括形成在隔离区域之间的鳍结构以及形成在鳍结构的一部分上方使得鳍结构的侧壁与栅极结构的栅极间隔件接触的栅极结构；图案化鳍结构，以包括从隔离区域突出的至少一个向上阶梯；在鳍结构、隔离区域和栅极结构上方形成覆盖层；对FinFET前体执行退火工艺，以沿着向上阶梯形成至少两个位错；以及去除覆盖层。

本发明的一些实施例提供了一种制造半导体器件的方法，包括：接收 FinFET前体，该FinFET前体包括形成在一些隔离区域之间的鳍结构以及形成在所述鳍结构的一部分上方的栅极结构；去除位于栅极结构的任一侧的鳍结构的顶部；在鳍结构的剩余部分的顶部上生长外延层，使得在鳍结构上方形成多个边角；在半导体层上方形成覆盖层；对FinFET前体执行图和工艺，以形成邻近边角的多个位错；以及去除覆盖层。

本发明的一些实施例提供了一种半导体器件，包括：鳍结构，位于隔离区域之间。鳍结构包括第一纵轴。栅极结构位于鳍结构的一部分上方。鳍结构的该部分与栅极间隔件接触。至少一个外延区域设置在鳍结构的顶部上并与栅极结构接触。多个位错形成在外延区域内和鳍结构内。

上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。