半导体器件的形成方法与流程

本发明涉及半导体制作技术领域，特别涉及一种半导体器件的形成方法。

背景技术：

随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。

然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

尽管鳍式场效应管的应用在一定程度上能够改善器件的电学性能，然而半导体器件的电学性能仍有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体器件的形成方法，在同一栅极结构中提供功函数值不同的三种功函数层，满足半导体器件的电学性能要求。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括衬底、位于衬底表面的鳍部、位于衬底表面且覆盖鳍部部分侧壁表面的隔离层，所述隔离层顶部低于鳍部顶部，所述基底表面形成 有层间介质层，且所述层间介质层内形成有凹槽，所述凹槽底部表面形成有栅介质层以及位于栅介质层表面的第一功函数层，其中，所述凹槽包括沿鳍部延伸方向依次排列的第一区域、第二区域和第三区域；在所述凹槽的第一区域和第三区域形成非晶硅层，所述非晶硅层暴露出第二区域的第一功函数层表面；以所述非晶硅层为掩膜，对所述第二区域的第一功函数层进行掺杂处理，将所述第二区域的第一功函数层转化为第二功函数层；去除所述第一区域的非晶硅层；对所述第三区域的非晶硅层进行退火处理，将第三区域的第一功函数层转化为第三功函数层；去除所述第三区域的非晶硅层；在所述第二功函数层表面、第三功函数层表面以及第一区域的第一功函数层表面形成金属栅极。

可选的，所述第一功函数层、第二功函数层和第三功函数层分别具有不同的功函数值。

可选的，形成所述非晶硅层的工艺步骤包括：形成覆盖于所述凹槽底部和侧壁、以及层间介质层表面的非晶硅膜；回刻蚀所述非晶硅膜，刻蚀去除层间介质层表面以及第二区域的非晶硅膜，形成所述非晶硅层。

可选的，采用干法刻蚀工艺进行所述回刻蚀，干法刻蚀工艺的工艺参数为：HBr流量为50sccm至500sccm，NF₃流量为0sccm至50sccm，O₂流量为0sccm至50sccm，He流量为0sccm至200sccm，Ar流量为0sccm至500sccm，腔室压强为2毫托至100毫托，提供源功率200瓦至1000瓦，提供偏置功率0瓦至200瓦。

可选的，在沿所述鳍部延伸方向上，所述非晶硅层的宽度尺寸为5纳米至20纳米。

可选的，所述第一功函数层的材料为氮化钛。

可选的，所述掺杂处理的掺杂离子为氮离子。

可选的，所述掺杂处理的工艺为离子注入，其中，离子注入工艺中氮离子注入剂量为1E15atom/cm²至1E17atom/cm²。

可选的，所述退火处理采用微波退火工艺，温度为200℃～500℃，微波频率为1GHz～10GHz，功率为1kW～10kW，时间为10s～600。

可选的，所述退火处理采用快速热退火工艺，温度为100℃～1000℃，时间为1s～600s。

可选的，所述退火处理在NH₃、N₂O或NO氛围下进行。

可选的，形成所述层间介质层、凹槽、栅介质层以及第一功函数层的步骤包括：在所述基底表面形成横跨鳍部的栅介质层、位于栅介质层表面的第一功函数层、以及位于第一功函数层表面的伪栅，所述伪栅覆盖鳍部的顶部和侧壁；在所述基底表面形成层间介质层，所述层间介质层覆盖于伪栅侧壁表面，且所述层间介质层顶部与伪栅顶部齐平；去除所述伪栅形成凹槽。

可选的，形成所述层间介质层、凹槽、栅介质层以及第一功函数层的步骤包括：在所述基底表面形成横跨鳍部的伪栅，所述伪栅覆盖鳍部的顶部和侧壁；在所述基底表面形成层间介质层，所述层间介质层覆盖于伪栅侧壁表面，且所述层间介质层顶部与伪栅顶部齐平；去除所述伪栅形成凹槽；在所述凹槽底部表面和侧壁表面依次形成栅介质层、位于栅介质层表面的第一功函数层。

可选的，在去除所述伪栅之前，还包括步骤：在所述伪栅一侧的基底内形成源掺杂区；在所述伪栅另一侧的基底内形成漏掺杂区，其中第一区域紧邻源掺杂区，第三区域紧邻漏掺杂区。

可选的，所述栅介质层的材料为氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述金属栅极的材料为铜、铝、钨、钛、钽或金。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体器件的形成方法的技术方案中，去除伪栅形成凹槽，所述凹槽内壁表面形成有栅介质层以及位于栅介质层表面的第一功函数层，且所述凹槽包括沿鳍部延伸方向的第一区域、第二区域和第三区域；在凹槽的第一区域和第三区域形成非晶硅层，且所述非晶硅层暴露出第二区域的第一功函数层表面；对所述第二区域的第一功函数层进行掺杂处理，将第二区域的第一功函数层转化为第二功函数层；去除第一区域的非晶硅层；对第三区域的非晶硅层进行退火处理，将第三区域的第一功函数层转化为第三功函 数层；去除第三区域的非晶硅层；在第二功函数层表面、第三功函数层表面以及第一区域的第一功函数层表面形成金属栅极。本发明在同一金属栅极下方具有功函数值各不相同的第一功函数层、第二功函数层以及第三功函数层，因此不同区域的金属栅极对下方的鳍部(即沟道区域)具有不同的控制能力，增强所述栅极结构对半导体器件沟道区域的控制能力，从而使得半导体器件的电学性能得到提高，例如，提高半导体器件的驱动电流，改善源漏穿通漏电流问题，改善热载流子效应。

进一步，本发明形成非晶硅层的工艺步骤包括：形成覆盖于所述凹槽底部和侧壁、以及层间介质层表面的非晶硅膜；回刻蚀所述非晶硅膜，刻蚀去除层间介质层表面以及第二区域的非晶硅膜，形成所述非晶硅层。本发明形成非晶硅层的工艺过程中避免了光刻工艺，从而避免了光刻工艺带来的不良影响，使得工艺成本低，且形成的非晶硅层的宽度尺寸不受光刻工艺极限的影响，避免光刻工艺偏差而造成非晶硅层的位置出现偏差，进一步改善半导体器件的电学性能。

附图说明

图1至图12为本发明一实施例提供的半导体器件形成过程的结构示意图；

图13至图20为本发明另一实施例提供的半导体器件形成过程的结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件的电学性能仍有待提高。

经研究发现，为了进一步改善半导体器件的性能，一种异质栅场效应管(HMGFET：Hetero-Material Gate Field Effect Transistor)被提出，在异质栅场效应管的同一栅极结构中，两种或者三种具有不同功函数值的功函数层被混合使用，从而抑制短沟道效应，减小泄漏电流，改善热载流子效应。同一栅极结构中具有两种不同功函数值的功函数层时，半导体器件称为双异质栅场效应管；相应的，同一栅极结构中具有三种不同功函数值的功函数层时， 半导体器件称为三异质栅场效应管(TMG FET：Triple Material Gate Field Effect Transistor)。

为此，本发明提供一种半导体器件的形成方法，包括：去除伪栅，形成凹槽，凹槽包括沿鳍部延伸方向依次排列的第一区域、第二区域和第三区域；在凹槽的第一区域和第三区域形成非晶硅层，非晶硅层暴露出第二区域的第一功函数层表面；对第二区域的第一功函数层进行掺杂处理，将第二区域的第一功函数层转化为第二功函数层；去除所述第一区域的非晶硅层；对第三区域的非晶硅层进行退火处理，将第三区域的第一功函数层转化为第三功函数层；去除所述第三区域的非晶硅层；在所二功函数层表面、第三功函数层表面以及第一区域的第一功函数层表面形成金属栅极。本发明同一金属栅极下方具有功函数值不同的三种功函数层，有效的改善形成的半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图12为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。

本实施例采用先形成高k栅介质层后形成金属栅极(High K first Metal Gate last，简称HKMG)的工艺，在形成掺杂区(即源掺杂区和漏掺杂区)之前先形成高k栅介质层，在形成掺杂区之后形成金属栅极。以下将对本实施例形成半导体器件的过程作具体的说明。

参考图1及图2，提供基底以及位于基底部分表面的伪栅105。

其中，图1为立体结构示意图，图2为图1沿切割线AA1切割的剖面结构示意图。

本实施例中，以形成的半导体器件为鳍式场效应管为例，所述基底包括：衬底100、位于所述衬底100表面的鳍部101、位于所述衬底100表面且覆盖于鳍部101部分侧壁表面的隔离层102，且所述隔离层102顶部表面低于鳍部101顶部表面。

所述衬底100可以为硅衬底或者绝缘体上的硅衬底，所述衬底100还可 以为锗衬底、锗化硅衬底、砷化镓衬底或者绝缘体上的锗衬底。本实施例中，所述衬底100为硅衬底。

本实施例中，所述鳍部101为采用干法刻蚀法刻蚀一初始衬底形成的，刻蚀后的初始衬底作为衬底100以及位于衬底100表面的凸起的鳍部101。在本发明其他实施例中，也可以在衬底表面形成半导体外延层，然后刻蚀所述半导体外延层形成鳍部，所述半导体外延层可以为单晶硅层或者单晶锗层。

本实施例采用先形成高k栅介质层后形成金属栅极的方法，在基底与伪栅105之间还形成有栅介质层103以及位于栅介质层103表面的第一功函数层104。本实施例中，所述伪栅105位于部分隔离层102表面，所述伪栅105横跨所述鳍部101且覆盖鳍部101的顶部和侧壁。具体的，在所述基底表面形成横跨鳍部101的栅介质层103、位于栅介质层103表面的第一功函数层104、以及位于第一功函数层104表面的伪栅105，所述伪栅105覆盖鳍部101的顶部和侧壁。

所述栅介质层103的材料为氧化硅、氮化硅、氮氧化硅或高k介质材料，其中，高k介质材料指的是相对介电常数大于氧化硅相对介电常数的材料，可以为氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。

所述第一功函数层104用于形成半导体器件栅极结构中的功函数层，为了满足半导体器件对电学性能的要求，本实施例中栅极结构具有三个功函数值不同的功函数层，后续将部分第一功函数层104转化为第二功函数层，将部分第一功函数层104转化为第三功函数层，使得剩余第一功函数层104、第二功函数层和第三功函数层三者之间的功函数值不同，从而满足栅极结构功函数层对功函数值的要求。本实施例中，所述第一功函数层104的材料为氮化钛，第一功函数层104的材料功函数为4.5eV至4.8eV，例如，可以为4.65eV或4.75eV。在其他实施例中，所述第一功函数层104的材料还可以为氮化铝。

在一个具体实施例中，形成所述伪栅105、第一功函数层104以及栅介质层103的工艺步骤包括：在所述基底表面形成栅介质膜(未图示)，具体的，所述栅介质膜覆盖于鳍部101的顶部表面和侧壁表面、以及隔离层102表面； 在所述栅介质膜表面形成功函数膜；在所述功函数膜表面形成伪栅膜；在所述伪栅膜表面形成图形化的掩膜层，所述图形化的掩膜层定义出伪栅105的空间位置和尺寸，所述图形化的掩膜层的材料为氮化硅或者光刻胶材料；以所述图形化的光刻胶层为掩膜，刻蚀所述伪栅膜形成伪栅105，刻蚀所述第一功函数膜形成第一功函数层104，刻蚀所述栅介质膜形成栅介质层103。

为了防止后续去除伪栅105的工艺对第一功函数层104造成不良影响，还可以在伪栅105与第一功函数层104之间形成刻蚀阻挡层，所述刻蚀阻挡层能够起到保护第一功函数层104的作用，防止第一功函数层104受到不必要的刻蚀损伤。

如无特别说明，后续工艺过程的结构示意图均为在图2基础上的结构示意图。

参考图3，在所述伪栅105一侧的基底内形成源掺杂区106；在所述伪栅105另一侧的基底内形成漏掺杂区116，源掺杂区106和漏掺杂区116分别位于伪栅105相对两侧的基底内；在所述基底表面形成层间介质层107，所述层间介质层107覆盖于伪栅105侧壁表面，且所述层间介质层107顶部与伪栅105顶部齐平。

所述源掺杂区106和漏掺杂区116的掺杂离子相同。位于伪栅105一侧的源掺杂区106用于作为半导体器件的源极；与所述伪栅105一侧相对的另一侧的漏掺杂区116用于作为半导体器件的漏极。

本实施例中，采用离子注入工艺形成所述源掺杂区106和漏掺杂区116。形成的半导体器件为PMOS器件时，离子注入的注入离子为P型离子，如B、Ga或In；形成的半导体器件为NMOS器件时，离子注入的注入离子为N型离子，如P、As或Sb。

采用化学气相沉积、物理气相沉积或者原子层沉积工艺形成所述层间介质层107；所述层间介质层107的材料与伪栅105的材料不同，使得后续刻蚀去除伪栅105的工艺不会对层间介质层107造成刻蚀。所述层间介质层107的材料为氧化硅、氮化硅、氮氧化硅或低k介质材料，其中，低k介质材料指的是，相对介电常数小于氧化硅相对介电常数的材料。

参考图4，去除所述伪栅105，形成凹槽108。

本实施例中，采用干法刻蚀工艺刻蚀去除所述伪栅105，在层间介质层107中形成凹槽108，所述凹槽108底部暴露出第一功函数层104。

形成的凹槽108内壁形成有栅介质层103以及位于栅介质层103表面的第一功函数层104。本实施例中，采用先形成高k栅介质层后形成金属栅极的方法，在形成源掺杂区和漏掺杂区之前，形成所述栅介质层103以及第一功函数层104，其中，所述栅介质层103位于凹槽108的底部表面。

所述凹槽108包括沿鳍部101延伸方向依次排列的第一区域I、第二区域II和第三区域III，其中，第一区域I、第二区域II和第三区域III均位于鳍部101上方。本实施例中以第一区域I紧邻源掺杂区106、第三区域III紧邻漏掺杂区116，且第一区域I、第二区域II和第三区域III的尺寸一致作为示例。

本实施例中，在沿鳍部101延伸方向上，第一区域I尺寸为5纳米至20纳米，第二区域II尺寸为5纳米至20纳米，第三区域III尺寸为5纳米至20纳米。

在其他实施例中，也可以根据半导体器件性能的需要，第一区域紧邻漏掺杂区，而第三区域紧邻源掺杂区，第一区域、第二区域和第三区域的尺寸可以根据实际需要确定。

参考图5，形成覆盖于所述凹槽108底部和侧壁、以及层间介质层107表面的非晶硅膜109。

所述非晶硅膜109用于为后续形成位于第一区域I和第三区域III的非晶硅层提供工艺基础。采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述非晶硅膜109。

所述非晶硅膜109的厚度不宜过厚，防止后续回刻蚀非晶硅膜109所需的工艺时间过长，从而避免第一功函数层104暴露在回刻蚀工艺中的时间过长，使得第一功函数层保持良好的性能。

综合上述因素考虑，本实施例中，所述非晶硅膜109的厚度为5纳米至20纳米。

参考图6，回刻蚀所述非晶硅膜109(参考图5)，刻蚀去除位于层间介质层107表面以及第二区域II的非晶硅膜109，在凹槽108的第一区域I和第三区域III形成非晶硅层110。

采用干法刻蚀工艺，回刻蚀所述非晶硅膜109，形成所述非晶硅层110，所述非晶硅层110暴露出第二区域II的第一功函数层104表面。本实施例中，所述非晶硅层110覆盖于凹槽108侧壁表面。

采用干法刻蚀工艺进行所述回刻蚀，干法刻蚀工艺的工艺参数为：HBr流量为50sccm至500sccm，NF₃流量为0sccm至50sccm，O₂流量为0sccm至50sccm，He流量为0sccm至200sccm，Ar流量为0sccm至500sccm，腔室压强为2毫托至100毫托，提供源功率200瓦至1000瓦，提供偏置功率0瓦至200瓦。

所述非晶硅层110的作用在于：一方面，所述非晶硅层110在后续的工艺过程中起到掩膜的作用，起到保护第一区域I和第三区域III的第一功函数层104的作用。另一方面，后续在去除第一区域I的非晶硅层110之后，在退火工艺条件下，第三区域III的非晶硅层110与第三区域III的第一功函数层104发生反应，从而将第三区域III的第一功函数层104转化为第三功函数层，且第三功函数层的功函数值与第一功函数层104的功函数值不同。

本实施例中，在沿鳍部101延伸方向上，所述非晶硅层110的宽度尺寸为5纳米至20纳米。

本实施例中，采用回刻蚀工艺在第一区域I和第三区域III形成非晶硅层110，与利用光刻工艺形成非晶硅层相比较，本实施例降低了生产成本，避免了光刻工艺具有的位置偏差问题，还避免了光刻工艺极限问题，因此本实施例中形成的非晶硅层110可以具有较小的尺寸。

参考图7，对所述第二区域II的第一功函数层104进行掺杂处理，将所述第二区域II的第一功函数层104转化为第二功函数层114。

所述第二功函数层114的材料功函数值与第一功函数层104的材料功函数值不同，所述第二功函数层114的材料功函数值大于第一功函数层104的材料功函数值。

本实施例中，所述掺杂处理的工艺为离子注入，掺杂处理的掺杂离子为氮离子。通过将氮离子注入至第二区域II的第一功函数层104内，使得第二区域II的第一功函数层104内部材料发生变化，第二区域II的第一功函数层104内的氮原子浓度发生变化，从而将第二区域II的第一功函数层104转化为第二功函数层114。

若离子注入的注入离子剂量过小，第二功函数层114与第一功函数层104的材料功函数值差别过小；若离子注入的注入离子剂量过大，则第二功函数层114中的氮离子含量过多，容易造成第二功函数层14中出现的晶格缺陷过多。为此，本实施例中，离子注入工艺的氮离子注入剂量为1E15atom/cm²至1E17atom/cm²。

本实施例中，所述第二功函数层114的材料功函数值为4.9eV至5.2Ev，例如为5eV或者5.1eV。

参考图8，在对第二区域II的第一功函数层104进行掺杂处理之后，形成覆盖于第三区域III的第一功函数层104的掩膜层131，所述掩膜层131暴露出第一区域I的非晶硅层110表面。

所述掩膜层131为后续刻蚀去除第一区域I的非晶硅层110的掩膜。所述掩膜层131的材料与层间介质层107的材料不同；所述掩膜层131的材料与非晶硅层110的材料也不同。所述掩膜层131的材料可以为氮化硅，所述掩膜层131的材料还可以为光刻胶材料。

本实施例中，所述掩膜层131的材料为氮化硅。为了避免第二功函数层114暴露在后续刻蚀去除第一区域I的非晶硅层110的刻蚀环境中，所述掩膜层131还覆盖于第二区域II的第二功函数层114表面，起到保护第二功函数层114的作用。所述掩膜层131还可以覆盖于部分或全部层间介质层107顶部表面。

参考图9，去除所述第一区域I的非晶硅层110，使第一区域I的第一功函数层104被暴露出来。

具体的，以所述掩膜层131(参考图8)为掩膜，刻蚀去除第一区域I的非晶硅层110。

本实施例中，采用干法刻蚀工艺，刻蚀去除所述第一区域I的非晶硅层110，所述干法刻蚀工艺采用的刻蚀气体包括HBr和Cl₂，O₂作为缓冲气体，其中HBr的流量为50sccm～1000sccm，Cl₂的流量为50sccm～1000sccm，O₂的流量为5sccm～20sccm，压强为5mTorr～50mTorr，功率为400W～750W，O₂的气体流量为5sccm～20sccm，温度为40℃～80℃，偏置电压为100V～250V。上述干法刻蚀工艺具有较高的刻蚀选择性和各向异性，使得仅对第一区域I的非晶硅层110进行纵向刻蚀。

在其他实施例中，也可以采用湿法刻蚀工艺，刻蚀去除第一区域的非晶硅层。

在去除第一区域I的非晶硅层110之后，去除掩膜层131。

参考图10，在去除所述第一区域I的非晶硅层110之后，对所述第三区域III的非晶硅层110进行退火处理，将第三区域III的第一功函数层104转化为第三功函数层124。

具体的，对所述第三区域III的非晶硅层110以及第三区域III的第一功函数层104进行退火处理，将第三区域III的第一功函数层104转化为第三功函数层124。

所述第三功函数层124的材料功函数值与第一功函数层104的材料功函数值不同。本实施例中，所述第三功函数层124的材料功函数值小于第一功函数层104的材料功函数值。

可以采用微波退火工艺或快速热退火工艺进行所述退火处理。本实施例中，采用所述微波退火工艺进行退火处理，所述微波退火工艺的温度为200℃～500℃，微波频率为1GHz～10GHz，功率为1kW～10kW，时间为10s～600s。

在本发明的其他实施例中，采用快速热退火工艺进行所述退火处理，所述快速热退火的温度为100℃～1000℃，时间为1s～600s。

上述退火工艺可以在NH₃、N₂O或NO氛围下进行。

由于第三区域III的第一功函数层104表面形成有非晶硅层110，使得在上述退火处理过程中，第三区域III的第一功函数层104内产生氧空位，从而 将第三区域III的第一功函数层104转化为第三功函数层124。同时，所述退火处理还有利于激活第二功函数层114内的氮离子，修复离子注入工艺造成的晶格损伤。

本实施例中，所述第三功函数层124的材料功函数值为4eV至4.3eV，例如为4.15eV或者4.25eV。

参考图11，去除所述第三区域III的非晶硅层110(参考图10)。

本实施例中，采用湿法刻蚀工艺刻蚀去除所述第三区域III的非晶硅层110。

在一个具体实施例中，所述湿法刻蚀工艺采用的刻蚀液体为四甲基氢氧化铵溶液，所述湿法刻蚀工艺具有较高的刻蚀选择性，不会对第一功函数层104、第二功函数层114、第三功函数层124以及层间介质层107造成刻蚀损伤。

参考图12，在所述第二功函数层114表面、第三功函数层124表面以及第一区域I的第一功函数层104表面形成金属栅极111，所述金属栅极111填充满所述凹槽108(参考图11)。

本实施例中，所述金属栅极111的顶部与层间介质层107顶部齐平。形成所述金属栅极111的工艺步骤包括：在所述第二功函数层114表面、第三功函数层124表面、以及第一区域I的第一功函数层104表面形成金属栅膜，所述金属栅膜填充满凹槽108，且所述金属栅膜还位于层间介质层107表面；研磨去除高于层间介质层107顶部表面的金属栅膜，形成所述金属栅极111，且所述金属栅极111顶部与层间介质层107顶部齐平。

所述金属栅极111的材料为铜、铝、钛、钽、金或钨。本实施例中，所述金属栅极111的材料为钨。

所述栅介质层103、第一功函数层104、第二功函数层114、第三功函数层124以及金属栅极111构成半导体器件的栅极结构。第一功函数层104、第二功函数层114以及第三功函数层124分别具有不同的功函数值，因此本实施例中同一栅极结构具有三种功函数值不同的功函数层，因此不同区域的金属栅极111对下方的鳍部101(即沟道区域)具有不同的控制能力，增强所述 栅极结构对半导体器件沟道区域的控制能力，从而使得半导体器件的电学性能得到提高，例如，提高半导体器件的驱动电流，改善源漏穿通漏电流问题，改善热载流子效应。

图13至图20为本发明另一实施例提供的半导体器件形成过程的结构示意图。

本实施例采用后形成高k栅介质层后形成金属栅极(High k last Metal Gate last)的工艺，即在形成掺杂区之后形成高k栅介质层，相应的在形成掺杂区之后形成第一功函数层，在形成掺杂区之后形成金属栅极。本实施例中非晶硅层、第一功函数层不会受到掺杂区的形成工艺的不良影响。

参考图13，提供基底；在所述部分基底表面形成伪栅300。

所述基底包括：衬底200、位于衬底200表面的鳍部201、以及位于衬底200表面且覆盖于鳍部201部分侧壁表面的隔离层(未图示)。

所述伪栅300的材料为氮化硅、非晶硅、多晶硅或者无定形碳；所述伪栅300占据栅极结构的空间位置。所述伪栅300位于部分隔离层表面，所述伪栅300横跨鳍部201且覆盖于鳍部201的顶部和侧壁。

本实施例中，所述伪栅300的材料为多晶硅。后续会刻蚀去除伪栅300，为了避免刻蚀去除伪栅300的工艺对鳍部201造成损伤，在伪栅300和鳍部201之间还可以形成氧化硅层，后续在去除伪栅300之后去除氧化硅层。

参考图14，在所述伪栅300一侧的基底内形成源掺杂区206；在所述伪栅300另一侧的基底内形成漏掺杂区216，且所述源掺杂区206和漏掺杂区216分别位于伪栅300相对的两侧的基底内；在所述基底表面形成层间介质层207，所述层间介质层207覆盖于伪栅300侧壁表面，且层间介质层207顶部与伪栅300顶部齐平。

所述源掺杂区206用于作为半导体器件的源极；所述漏掺杂区216用于作为半导体器件的漏极。

参考图15，去除所述伪栅300(参考图12)，在所述层间介质层207内形成凹槽301。

采用干法刻蚀工艺或者湿法刻蚀工艺，刻蚀去除所述替代栅300。

所述凹槽301包括沿鳍部201延伸方向依次排列的第一区域I、第二区域II和第三区域III，所述第一区域I、第二区域II和第三区域III均位于鳍部201上方。本实施例中，第一区域I紧邻源掺杂区206，第二区域II紧邻漏掺杂区216。

参考图16，在所述凹槽301(参考图15)底部和侧壁表面形成栅介质层203；在所述栅介质层303表面形成第一功函数层204。

本实施例中，所述栅介质层203还位于层间介质层207的顶部表面。有关栅介质层203的材料、第一功函数层204的材料可参考前述实施例的说明，在此不再赘述。

所述凹槽301内壁形成有栅介质层203以及位于栅介质层203表面的第一功函数层204。本实施例中，在形成源掺杂区206和漏掺杂区216之后，形成所述栅介质层203以及第一功函数层204，其中，所述栅介质层203位于凹槽301的底部表面和侧壁表面。

参考图17，形成覆盖于所述凹槽301底部和侧壁表面、以及层间介质层207顶部表面上的非晶硅膜(未图示)；回刻蚀所述非晶硅膜，刻蚀去除层间介质层207表面以及第二区域II的非晶硅膜，在凹槽301的第一区域I和第三区域III形成非晶硅层210。

参考图18，对所述第二区域II的第一功函数层204进行掺杂处理，将第二区域II的第一功函数层204转化为第二功函数层214。

所述第二功函数层214的功函数值与第一功函数层204的功函数值不同，有关掺杂处理的描述可参考前述实施例的说明。

参考图19，去除第一区域I的非晶硅层210(参考图18)；在去除第一区域I的非晶硅层210之后，对第三区域III的非晶硅层210进行退火处理，将第三区域III的第一功函数层204转化为第三功函数层224，所述第三功函数层224的功函数值、第二功函数层214的功函数值以及第一功函数层204的功函数值各不相同。

参考图20，去除第三区域III的非晶硅层210(参考图19)；在所述第二功函数层表面、第三功函数层表面以及第一区域I的第一功函数层204表面形成金属栅膜(未图示)，所述金属栅膜填充满凹槽301，所述金属栅膜顶部高于层间介质层207顶部；研磨去除高于层间介质层207顶部表面的金属栅膜，形成填充满凹槽301的金属栅极311，且所述金属栅极311顶部与层间介质层207顶部齐平，且研磨去除高于层间介质层207顶部表面的第一功函数层204以及栅介质层203。

有关形成第二功函数层214、第三功函数层224以及金属栅极311的工艺步骤可参考前述实施例，在此不再赘述。

本实施例中，避免了形成源掺杂区206、漏掺杂区216的工艺对非晶硅层210造成不良影响，从而提高形成的第三功函数层224的质量，进而进一步改善半导体器件的电学性能。

所述栅介质层203、第一功函数层204、第二功函数层214、第三功函数层224以及金属栅极311构成半导体器件的栅极结构。第一功函数层204、第二功函数层214以及第三功函数层224的材料功函数值各不相同，因此本实施例中同一栅极结构具有三种功函数值不同的功函数层，因此不同区域的金属栅极对下方的鳍部201(即沟道区域)具有不同的控制能力，增强所述栅极结构对半导体器件沟道区域的控制能力，从而使得半导体器件的电学性能得到提高，例如，提高半导体器件的驱动电流，改善源漏穿通漏电流问题，改善热载流子效应。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。