三维存储器的制作方法

本发明是有关于一种半导体元件，且特别是有关于一种三维存储器。

背景技术：

随着消费性产品对储存子系统的要求愈来愈高，对产品的读写速度或容量的标准也愈来愈高，因此高容量化相关商品已经成为业界的主流。有鉴于此，在存储器的开发方面也必须因应此需求。

然而，目前平面存储器(特别是或非门式(NOR)存储器)受限于集成电路(integrated circuits)中元件的关键尺寸，面临储存存储单元微缩瓶颈。所以设计者正在寻求具有多平面的三维存储器(特别是NOR存储器)，以达成较大的储存容量以及较低的单位比特成本的技术。

技术实现要素：

本发明提供一种三维存储器，其可以提升元件的集成度。

本发明的一种三维存储器，具有存储单元叠层结构。其中，存储单元叠层结构，由多个存储单元阵列结构与多个绝缘层交错叠层而成，各存储单元阵列结构具有多个字线、多个有源层、多个复合层与多个源极/漏极区。多个字线，在Y方向延伸。多个有源层，在Y方向延伸，有源层设置于相邻的字线之间。多个复合层，在Y方向延伸，设置于相邻的字线与有源层之间，各复合层由有源层起依序包括第一介电层、电荷储存层与第二介电层。以及多个源极/漏极区，等间隔设置于有源层中，其中相邻的两个源极/漏极区、于两个源极/漏极区之间的有源层、以及于有源层上的第一介电层、电荷储存层、第二介电层与字线，共同构成存储单元。

在本发明的一实施例中，上述的三维存储器更包括多个导体柱，在Z方向延伸，电性连接所述存储单元叠层结构中的所述源极/漏极区。

在本发明的一实施例中，上述的三维存储器更包括多个位线，在X方 向延伸，位线电性连接在X方向的导体柱。

在本发明的一实施例中，上述的位线的材料包括多晶硅、掺杂多晶硅、金属硅化物或金属。

在本发明的一实施例中，上述的电荷储存层的材料包括氮化硅。

在本发明的一实施例中，上述的电荷储存层的材料包括多晶硅或掺杂多晶硅，并且更包括多个隔离层，设置于电荷储存层中，以隔离相邻的存储单元的电荷储存层。

在本发明的一实施例中，上述的隔离层的材料包括氧化硅。

在本发明的一实施例中，上述的字线与有源层的材料分别包括多晶硅或掺杂多晶硅。

在本发明的一实施例中，上述的有源层的掺质与源极/漏极区的掺质不同。

在本发明的一实施例中，上述的源极/漏极区与导体柱的材料包括多晶硅、掺杂多晶硅、锗化物、金属硅化物或金属。

在本发明的一实施例中，上述的有源层的掺质与源极/漏极区的掺质不同。

在本发明的一实施例中，上述的第一介电层、第二介电层与绝缘层的材料分别包括氧化硅。

在本发明的一实施例中，于各存储单元阵列结构中，在X方向上，相邻的两个存储单元共享字线或共享有源层与源极/漏极区。

在本发明的一实施例中，于各存储单元阵列结构中，在Y方向上，多个存储单元串联连接且共享字线。

基于上述，本发明的三维存储器中，相邻的两个存储单元共享字线或共享有源层与源极/漏极区，因此可提升元件的集成度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A是依照本发明的一实施例所绘示的一种三维存储器的剖面图。

图1B是图1A的A-A’切线的剖面图。

图1C是图1A的上视图。

图1D是图1A的电路示意图。

图2A是依照本发明的另一实施例所绘示的一种三维存储器的剖面图。

图2B是图2A的A-A’切线的剖面图。

图3A至图3I是依照本发明的一实施例所绘示的一种三维存储器的制作流程的剖面图。

图4A至图4I分别是图3A至图3I的A-A’切线的剖面图。

图5A与图5B是依照本发明的另一实施例所绘示的一种三维存储器的部分制作流程的剖面图。

图6A与图6B分别是图5A与图5B的A-A’切线的剖面图。

【符号说明】

100、200：基底

110：三维存储器

120、252：存储单元叠层结构

124、224：导体柱

126、230：层间绝缘层

128、232：插塞

130、234：位线

132、222：存储单元阵列结构

134、202：绝缘层

136、204：字线

138：有源层

140、211：复合层

142、146、206、210：介电层

144、208：电荷储存层

148、240：隔离层

150、225：源极/漏极区

154、154a、154b、154c、154d、154e、154f、254、254a、254b、254c：存储单元

156：接点

212：牺牲层

214：叠层结构层

216：洞

218：沟槽

220：导体层

具体实施方式

图1A是依照本发明的一实施例所绘示的一种三维存储器的剖面图。图1B是图1A的A-A’切线的剖面图。图1C是图1A的上视图。图1D是图1A的电路示意图。

请参照图1A与图1B，三维存储器110包括存储单元叠层结构120、多个导体柱124、层间绝缘层126、插塞128与多个位线130。

存储单元叠层结构120由多个存储单元阵列结构132与多个绝缘层134交错叠层而成。各存储单元阵列结构132包括多个字线136、多个有源层138、多个复合层140以及多个源极/漏极区150。

多个字线136例如是在Y方向延伸，彼此平行设置。字线136的材料包括导体材料，例如是多晶硅或掺杂多晶硅。字线136例如是同时兼作为存储单元的控制栅极。

多个有源层138例如是在Y方向延伸，彼此平行设置。有源层138分别设置于相邻的字线136之间。有源层138的材料包括导体材料，例如是多晶硅或掺杂多晶硅。

多个复合层140例如是在Y方向延伸，彼此平行设置。复合层140分别设置于相邻的字线136与有源层138之间。各复合层140由有源层138起依序包括介电层142、电荷储存层144与介电层146。

介电层142例如分别是在Y方向延伸，彼此平行设置。介电层142的材料包括介电材料，例如是氧化硅。介电层142例如是作为隧穿介电层。

电荷储存层144例如是在Y方向延伸，彼此平行设置。电荷储存层144的材料包括能够使电荷陷入于其中的材料，例如是氮化硅、氧化钽、钛酸锶与氧化铪等。在本实施例中电荷储存层144的材料例如是氮化硅。(而在另一实施例中，电荷储存层144的材料包括导体材料，例如是多晶硅 或掺杂多晶硅，在后面图2A与图2B会再详细说明)。电荷储存层144例如是作为浮置栅极。

介电层146例如分别是在Y方向延伸，彼此平行设置。介电层146的材料包括介电材料，例如是氧化硅、氮化硅、氮氧化硅。介电层146可以是单层结构，也可以是一层以上的多层结构，例如氧化硅/氮化硅或氧化硅/氮化硅/氧化硅层等。在本实施例中，介电层146的材料例如是氧化硅。

源极/漏极区150例如是等间隔设置于有源层138中。源极/漏极区150的材料包括导体材料，例如是掺杂多晶硅、锗化物、金属硅化物或金属。

有源层138的掺质与源极/漏极区150的掺质不同。例如，当有源层138为含有N型掺质的多晶硅时，源极/漏极区150为含有P型掺质的多晶硅；而当有源层138为含有P型掺质的多晶硅时，源极/漏极区150为含有N型掺质的多晶硅。

相邻的两个源极/漏极区150、于上述两个源极/漏极区150之间的有源层138、以及于上述有源层138上的介电层142、电荷储存层144、介电层146与字线136，共同构成存储单元154。

多个绝缘层134，例如是设置于相邻的存储单元阵列结构132之间。绝缘层134的材料包括绝缘材料，例如是氧化硅。

导体柱124例如是在Z方向延伸，电性连接存储单元叠层结构120中每一个存储单元阵列结构132中相对位置的源极/漏极区150。导体柱124的材料包括导体材料，例如是多晶硅、掺杂多晶硅、锗化物、金属硅化物或金属。

层间绝缘层126例如是设置在存储单元叠层结构120上。层间绝缘层126的材料包括绝缘材料，例如是氧化硅、磷硅玻璃、硼磷硅玻璃或其他适合的介电材料。

插塞128例如是设置于层间绝缘层126中。插塞128的材料包括导体材料，例如是多晶硅、掺杂多晶硅、金属硅化物或金属。

多个位线130例如是在X方向延伸，彼此平行设置。位线130透过插塞128与导体柱124电性连接。并且，请参照图1C，位线130电性连接在X方向的导体柱124。位线130的材料包括导体材料，例如是多晶硅、掺杂多晶硅、金属硅化物或金属。

请同时参照图1A至图1D，于存储单元阵列结构132中，多个存储单元规则排列，而排列成行/列阵列。在X方向上，如图1B所示，相邻的两个存储单元共享字线136(如存储单元154与存储单元154a)或共享有源层138与源极/漏极区150(如存储单元154与存储单元154b)。而且，在X方向上，如图1C所示，位线130电性连接X方向上的源极/漏极区150。在Y方向上，如图1B所示，多个存储单元串联连接且共享字线(如存储单元154b、存储单元154c与存储单元154e以及存储单元154a、存储单元154d与存储单元154f)。在Z方向上，如图1A所示，导体柱电性连接存储单元叠层结构120中的源极/漏极区150。通过上述电性连接方式，如图1D所示，形成三维存储器110。其中，于图1D中为了清楚表示电路，使用成对的接点156表示同一个导体柱124(源极/漏极区150)。通过上述电性连接的方式，在不同操作模式下对相对应的位线与字线施加适当的电压，以控制三维存储器执行编程、读取、擦除等步骤。

本发明的三维存储器中，相邻的两个存储单元共享字线(如图1B所示的存储单元154与存储单元154a)或共享有源层与源极/漏极区(如图1B所示的存储单元154与存储单元154b)，因此可提升元件的集成度。

图2A是依照本发明的另一实施例所绘示的一种三维存储器的剖面图。图2B是图2A的A-A’切线的剖面图。

请参照图2A与图2B，在此实施例中，电荷储存层144的材料包括导体材料，例如是多晶硅或掺杂多晶硅，并且更包括多个隔离层148，设置于电荷储存层144中，以隔离在Y方向相邻的存储单元(如图2B所示的存储单元154与存储单元154c)的电荷储存层144。隔离层148的材料例如是氧化硅。其余的构件与上述实施例相同。

图3A至图3I是依照本发明的一实施例所绘示的一种三维存储器的制作流程的剖面图。图4A至图4I分别是图3A至图3I的A-A’切线的剖面图。

请参照图3A与图4A，首先提供基底200。接着于基底200上形成绝缘层202。绝缘层202的材料包括绝缘材料，例如是氧化硅。绝缘层202的形成方法例如是化学气相沉积法。

然后，于绝缘层202上形成字线204。字线204的材料包括导体材料， 例如是多晶硅或掺杂多晶硅。字线204的形成方法例如是于绝缘层202上形成导体层(未绘示)，然后对此导体层进行光刻刻蚀而形成字线204。导体层的形成方法例如是化学气相沉积法。

请参照图3B与图4B，至少于字线204的侧壁依序形成介电层206与电荷储存层208。介电层206的材料包括介电材料，例如是氧化硅、氮化硅、氮氧化硅。介电层206可以是单层结构，也可以是一层以上的多层结构，例如氧化硅/氮化硅或氧化硅/氮化硅/氧化硅层等。在本实施例中，介电层206的材料例如是氧化硅。电荷储存层208的材料包括能够使电荷陷入于其中的材料，例如是氮化硅、氧化钽、钛酸锶与氧化铪等。在本实施例中，电荷储存层208的材料例如是氮化硅(而在另一实施例中，电荷储存层208的材料包括导体材料，例如是多晶硅或掺杂多晶硅，在后面图5A至图6B会再详细说明)。介电层206与电荷储存层208的形成方法例如是于基底200上依序形成覆盖绝缘层202与字线204的介电材料层(未绘示)与电荷储存材料层(未绘示)，接着移除字线204上的介电材料层与电荷储存材料层，直到暴露出字线204而形成介电层206与电荷储存层208。介电材料层与电荷储存材料层的形成方法例如是化学气相沉积法。移除字线204上的介电材料层与电荷储存材料层的方法例如是化学机械研磨法。

请参照图3C与图4C，移除字线204之间的介电层206上的电荷储存层208。移除字线204之间的介电层206上的电荷储存层208的方法例如是干法刻蚀法。

请参照图3D与图4D，至少于电荷储存层208的侧壁形成介电层210，并且于字线204之间的介电层210上形成牺牲层212。介电层210的材料包括介电材料，例如是氧化硅。牺牲层212的材料需与绝缘层202以及与介电层210具有足够的刻蚀选择比，此外并无特别限制。在本实施例中，牺牲层212的材料例如是氮化硅。介电层210与牺牲层212的形成方法例如是于基底200上依序形成覆盖字线204、介电层206与电荷储存层208的介电材料层(未绘示)与牺牲材料层(未绘示)，接着移除字线204上的介电材料层与牺牲材料层，直到暴露出字线204而形成介电层210与牺牲层212。介电材料层与牺牲材料层的形成方法例如是化学气相沉积法。移除字线204上的介电材料层与牺牲材料层的方法例如是化学机械研磨法。

此时，于绝缘层202上形成了叠层层214，叠层层214包括字线204、复合层211与牺牲层212。复合层211包括介电层210、电荷储存层208与介电层206。

请参照图3E与图4E，重复图3A(图4A)至图3D(图4D)的步骤，于基底200上形成多层绝缘层202与多层叠层层214。

请参照图3F与图4F，在叠层层214的牺牲层212中，沿着Y方向等间隔形成多个洞216。洞216在Z方向延伸，洞216贯穿多层叠层层214与多层绝缘层202，而暴露出每层叠层层214的牺牲层212。形成洞216的方法例如是先形成图案化光刻胶层(未绘示)定义洞216预定的位置，再以此图案化光刻胶层为掩模，移除洞216预定的位置下的叠层层214与绝缘层202。移除洞216预定的位置下的叠层层214与绝缘层202的方法例如是湿法刻蚀法或干法刻蚀法。

请参照图3G与图4G，经由洞216移除每层叠层层214的牺牲层212，以形成之后预定形成有源层的沟槽218。移除牺牲层212的方法例如是湿法刻蚀法或干法刻蚀法。

请参照图3H与图4H，于基底上形成导体层220以填满在洞216与沟槽218。导体层220的材料包括导体材料，例如是多晶硅或掺杂多晶硅。导体层220的形成方法例如是化学气相沉积法。

请参照图3I与图4I，移除位于洞216的导体层220。移除位于洞216的导体层220的方法例如是先形成图案化光刻胶层(未绘示)暴露洞216的区域，再以此图案化光刻胶层为掩模，移除位于洞216的位置的导体层220。移除位于洞216的位置的导体层220的方法例如是湿法刻蚀法或干法刻蚀法。

接着，在洞216形成导体柱224。导体柱224的材料包括导体材料，例如是多晶硅或掺杂多晶硅、锗化物、金属硅化物或金属。导体柱224的形成方法例如是化学气相沉积法。导体柱224在存储单元阵列结构222中的部份作为源极/漏极区225。

导体层220的掺质与导体柱224的掺质不同。例如，当导体层220为含有N型掺质的多晶硅时，导体柱224为含有P型掺质的多晶硅；而当导体层220为含有P型掺质的多晶硅时，导体柱224为含有N型掺质的多晶 硅。

此时，即形成存储单元叠层结构252。存储单元叠层结构252由多个存储单元阵列结构222与多个绝缘层202交错叠层而成。各存储单元阵列结构222包括多个字线204、多个导体层220、多个复合层211、多个源极/漏极区225。复合层211包括介电层210、电荷储存层208与介电层206。

相邻的两个源极/漏极区225、于上述两个源极/漏极区225之间的导体层220、以及于上述导体层220上的介电层210、电荷储存层208、介电层206与字线204，共同构成存储单元254。其中导体层220例如是作为有源层，介电层210例如是作为隧穿介电层，电荷储存层208例如是作为浮置栅极，介电层206例如是作为栅间介电层，字线204例如是同时兼作为存储单元的控制栅极。

然后，于存储单元叠层结构252上形成层间绝缘层230。层间绝缘层230的材料例如是氧化硅、磷硅玻璃、硼磷硅玻璃或其他适合的介电材料，其形成方法例如是化学气相沉积法。然后，于层间绝缘层230中形成分别电性连接导体柱224的多个插塞232。插塞232的材料包括导体材料，例如是多晶硅、掺杂多晶硅、金属硅化物或金属。

于层间绝缘层230中形成插塞232的步骤如下。首先移除部分层间绝缘层232以形成分别暴露导体柱224的多个开口。接着，于基底200上形成一层填满开口的导体材料层(未绘示)。之后，利用化学机械研磨法移除部分导体材料层，直到暴露出层间绝缘层230。其中开口的形成方法例如是光刻刻蚀法。

接着，于层间绝缘层230上形成位线234。位线234，在X方向延伸，彼此平行设置。位线234通过插塞232与导体柱224电性连接。并且，位线234电性连接在X方向的导体柱224(请参照图1C)。位线234的材料例如是多晶硅、掺杂多晶硅、金属硅化物或金属。位线234的形成方法例如是在基底上先于基底200上形成导体材料层(未绘示)，然后图案化导体材料层而形成位线234。导体材料层的形成方法例如是化学气相沉积法。

图5A与图5B是依照本发明的另一实施例所绘示的一种三维存储器的部分制作流程的剖面图。图6A与图6B分别是图5A与图5B的A-A’切线的剖面图。

在另一实施例中，与上述实施例的不同在于图3D与图4D的步骤后，加入了图5A与图5B的步骤，之后的步骤与上述实施例相同。

请参照图5A与图6A，在叠层层214的电荷储存层208中，沿着Y方向等间隔形成多个隔离层240，隔离层240隔离相邻的存储单元(如图6A所示的存储单元254与存储单元254c)的电荷储存层208。隔离层240的材料例如是氧化硅。隔离层240的形成方法例如是先形成图案化光刻胶层(未绘示)定义隔离层240预定的位置，再以此图案化光刻胶层为掩模，移除隔离层240预定的位置下的电荷储存层208后，再将隔离材料层(未绘示)填入，并且利用化学机械研磨法移除部分隔离材料层，直到暴露出字线204而形成隔离层240。填入隔离材料层的方法例如是化学气相沉积法。

请参照图5B与图6B，移除剩余的电荷储存层208，并于原本电荷储存层208的位置填入电荷储存层242。电荷储存层242的材料例如是多晶硅或掺杂多晶硅。移除剩余的电荷储存层208的方法例如是干法刻蚀法或湿法刻蚀法。填入电荷储存层242的方法例如是将电荷储存材料层(未绘示)填入原本电荷储存层208的位置，并且利用化学机械研磨法移除部分电荷储存材料层，直到暴露出字线204而形成电荷储存层242。填入电荷储存材料层的方法例如是化学气相沉积法。

综上所述，本发明的三维存储器中，相邻的两个存储单元共享字线(如图4I所示的存储单元254与存储单元254a)或共享有源层与源极/漏极区(如图4I所示的存储单元254与存储单元254b)，因此可提升元件的集成度。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。