一种半导体结构的制作方法与流程

本发明属于半导体技术领域，涉及一种半导体结构的制作方法。

背景技术：

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(快闪存储器)和FRAM(铁电存储器)等。存储器中的闪存器件的发展尤为迅速，其成为非易失性半导体存储技术的主流。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

非易失性存储器主要包括两种基本结构：栅极叠层(stack gate)结构和分离栅极式(split gate)结构。栅极叠层结构式存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层。分离栅极式存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层。但与栅极叠层式存储器不同的是，分离栅极式存储器还在栅极叠层结构的一侧形成用作擦除栅极(erase gate)的多晶硅层。同时，分离栅极式闪存存储器为实现一定功能，周围会存在外围电路(Periphery Circuit)，包括逻辑晶体管。如果将分离栅极式闪存存储器、逻辑晶体管都做在单独的集成芯片上，整个存储器的运行速度会受到闪存存储器和外围电路间的信号传输带宽限制。目前，现有技术中也有将逻辑晶体管嵌入分离栅极式闪存存储器的集成电路。

闪存结构一般包括浮栅和控制栅。在各种各样的FLASH器件中，嵌入式闪存是片上系统(SOC)的一种，在一片集成电路内同时集成逻辑电路模块和闪存电路模块，在智能卡、微控制器等产品中有广泛的用途。

嵌入式闪存技术发展至更小体积的闪存，在相同的容量和速度下，体积只有原来的85％～90％。然而，随着源线有源区关键尺寸(source line AA CD)的降低，浮栅材料层在沉积过程中很容易出现孔洞，这给现有浮栅形成工艺带来了很大的挑战。同时，为了达到更高的可靠性，最终的耦合率、击穿电压、循环次数、DBR、应力等参数也有着严格要求。

因此，如何在浮栅的形成过程中避免孔洞的出现，并提高器件性能，成为本领域技术人员亟待解决的一个重要技术问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构的制作方法，用于解决现有技术中浮栅中容易出现孔洞，导致器件性能降低的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，包括以下步骤：

S1：提供一衬底，在所述衬底表面依次形成衬垫氧化层及氮化硅层，并形成贯穿所述衬垫氧化层及氮化硅层并深入所述衬底中的至少一个凹槽；

S2：在所述凹槽中填充绝缘介质材料，形成隔离结构，并进行平坦化使所述隔离结构上表面与所述氮化硅层上表面齐平；

S3：从顶部去除第一厚度的所述氮化硅层，暴露出所述隔离结构的第一段，并对所述隔离结构进行回刻，使所述隔离结构的第一段宽度减小；

S4：进一步从顶部去除第二厚度的所述氮化硅层，暴露出所述隔离结构的第二段，并对所述隔离结构进行回刻，使所述隔离结构的第二段宽度减小，且回刻之后，所述隔离结构的第二段宽度大于第一段的宽度；

S5：重复步骤S4至少一次，直至剩余的所述氮化硅层为第三厚度；

S6：去除剩余的所述氮化硅层；

S7：去除所述衬底表面的所述衬垫氧化层，并在所述衬底上依次沉积隧穿氧化层及浮栅材料，并平坦化，在所述隧穿氧化层表面得到浮栅结构。

可选地，于所述步骤S5中，重复步骤S4的次数为2～10000次。

可选地，于所述步骤S5中，每一次重复步骤S4的过程中去除的所述氮化硅层的厚度均相同，或者均不相同，或者至少有两次不同。

可选地，于所述步骤S5中，每一次重复步骤S4的过程中去除的所述氮化硅层的厚度范围为1～50埃。

可选地，所述第一厚度大于第二厚度。

可选地，所述浮栅结构的顶部宽度大于底部宽度，且所述浮栅结构分为上部、中部及下部，其中，上部及下部侧壁垂直，中部侧壁倾斜。

可选地，所述浮栅结构的底部宽度为50～75nm，顶部宽度为60～110nm。

可选地，于所述步骤S5中，多次重复步骤S4直至所述氮化硅层被刻蚀完毕，所述步骤 S7得到的浮栅结构分为上部及下部，其中，上部侧壁垂直，下部侧壁倾斜。

可选地，于所述步骤S3或S4中，去除所述氮化硅层的方法为湿法刻蚀。

可选地，所述湿法刻蚀采用的刻蚀液对所述氮化硅层与所述隔离结构的选择比大于50。

可选地，所述湿法刻蚀采用磷酸溶液。

可选地，于所述步骤S3或S4中，对所述隔离结构进行回刻的方法为干法刻蚀或湿法刻蚀。

可选地，所述隔离结构的材料为氧化硅，所述湿法刻蚀采用氢氟酸溶液。

可选地，所述浮栅材料为多晶硅。

可选地，于所述步骤S7之后，进一步对所述隔离结构顶部进行回刻，然后依次沉积ONO层及控制栅材料层。

如上所述，本发明的半导体结构的制作方法，具有以下有益效果：本发明的半导体结构的制作方法在制作浮栅的过程中，循序渐进地、逐渐增大浮栅填充上开口，有利于浮栅多晶硅材料的填充，扩大工艺窗口，有效避免浮栅中出现孔洞；同时，底部有源区CD不用增大，甚至可以进行一定的缩小，从而进一步减小存储单元的面积。本发明还可以很好地调控浮栅的形貌，通过控制步骤S3中第一厚度及步骤S5中第三厚度的值，可以有效提高器件的耦合率，并改善有源区与控制栅之间的击穿性能。

附图说明

图1显示为本发明的半导体结构的制作方法的工艺流程图。

图2显示为形成贯穿衬垫氧化层及氮化硅层并深入衬底中的凹槽的示意图。

图3显示为在凹槽中形成隔离结构的示意图。

图4显示为从顶部去除第一厚度的氮化硅层的示意图。

图5显示为对隔离结构进行回刻使其第一段宽度减小的示意图。

图6显示为从顶部去除第二厚度的氮化硅层的示意图。

图7显示为对隔离结构进行回刻使其第二段宽度减小的示意图。

图8显示为图7中虚线框所示部位的放大图。

图9显示为重复步骤S4至少一次，直至剩余的所述氮化硅层为第三厚度的示意图。

图10显示为去除剩余的氮化硅层的示意图。

图11显示为依次沉积隧穿氧化层及浮栅材料的示意图。

图12显示为平坦化，在隧穿氧化层表面得到浮栅结构的示意图。

图13显示为进一步对隔离结构顶部进行回刻，然后沉积ONO层的示意图。

图14显示为在ONO层表面沉积控制栅材料层的示意图。

图15显示为实施例二的步骤S5中，多次重复步骤S4直至氮化硅层被刻蚀完毕的示意图。

图16显示为实施例二中依次沉积隧穿氧化层及浮栅材料的示意图。

图17显示为实施例二中进一步对隔离结构顶部进行回刻，然后依次沉积ONO层及控制栅材料层的示意图。

元件标号说明

S1～S7 步骤

A 第一厚度

B 第二厚度

C 第三厚度

1 衬底

2 衬垫氧化层

3 氮化硅层

4 凹槽

5 隔离结构

6 隧穿氧化层

7 浮栅结构

8 ONO层

9 控制栅材料层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局 型态也可能更为复杂。

实施例一

本发明提供一种半导体结构的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：

S1：提供一衬底，在所述衬底表面依次形成衬垫氧化层及氮化硅层，并形成贯穿所述衬垫氧化层及氮化硅层并深入所述衬底中的至少一个凹槽；

S2：在所述凹槽中填充绝缘介质材料，形成隔离结构，并进行平坦化使所述隔离结构上表面与所述氮化硅层上表面齐平；

S3：从顶部去除第一厚度的所述氮化硅层，暴露出所述隔离结构的第一段，并对所述隔离结构进行回刻，使所述隔离结构的第一段宽度减小；

S4：进一步从顶部去除第二厚度的所述氮化硅层，暴露出所述隔离结构的第二段，并对所述隔离结构进行回刻，使所述隔离结构的第二段宽度减小，且回刻之后，所述隔离结构的第二段宽度大于第一段的宽度；

S5：重复步骤S4至少一次，直至剩余的所述氮化硅层为第三厚度，所述隔离结构的侧壁构成多个台阶；

S6：去除剩余的所述氮化硅层；

S7：去除所述衬底表面的所述衬垫氧化层，并在所述衬底上依次沉积隧穿氧化层及浮栅材料，并平坦化，在所述隧穿氧化层表面得到浮栅结构。

首先请参阅图2，执行步骤S1：提供一衬底1，在所述衬底1表面依次形成衬垫氧化层2及氮化硅层3，并形成贯穿所述衬垫氧化层2及氮化硅层3并深入所述衬底1中的至少一个凹槽4。

具体的，所述衬底1的材料包括但不限于硅、锗、锗硅、砷化镓等常规半导体材料，所述衬底1可以是体材料也可以是复合材料如绝缘体上硅。本领域技术人员可以根据衬底上形成的半导体器件选择所述衬底1的类型，此处不应过分限制本发明的保护范围。

具体的，所述衬垫氧化层2可以是氧化硅，当所述衬底1顶层材料为硅时，所述衬垫氧化层2可以通过热氧化方法得到。当然，也可以采用其它沉积方法沉积得到所述衬垫氧化层2。所述氮化硅层3的厚度大于后续形成的浮栅结构的厚度。

具体的，采用光刻、显影、刻蚀等常规半导体工艺形成所述凹槽4。所述凹槽4的侧壁可垂直于所述衬底1，也可以呈一定角度倾斜。所述凹槽4的宽度与现有闪存浮栅结构中形成的隔离结构的宽度相同，可以避免由于凹槽尺寸缩小造成形成的隔离结构中存在空洞，从 而影响隔离效果。

然后请参阅图3，执行步骤S2：在所述凹槽4中填充绝缘介质材料，形成隔离结构5，并进行平坦化使所述隔离结构5上表面与所述氮化硅层3上表面齐平。

具体的，可采用化学气相沉积法或其它沉积方法在所述凹槽4中填充绝缘介质材料。由于所述凹槽4的宽度与现有闪存浮栅结构中形成的隔离结构的宽度相同，所以在填充所述凹槽的过程中，所述绝缘介质材料不会形成空洞，可以形成较高质量的隔离结构。本实施例中，所述隔离结构以浅沟槽隔离(STI)为例，其材料为氧化硅。

接着请参阅图4及图5，执行步骤S3：从顶部去除第一厚度A的所述氮化硅层3，暴露出所述隔离结构5的第一段，并对所述隔离结构5进行回刻，使所述隔离结构5的第一段宽度减小。

具体的，去除所述氮化硅层3的方法为湿法刻蚀。其中，所述湿法刻蚀采用的刻蚀液对所述氮化硅层与所述隔离结构的选择比大于50，优选采用磷酸溶液。对所述隔离结构5进行回刻的方法为干法刻蚀或湿法刻蚀，其中，湿法刻蚀得到的顶角较为尖锐(如图5所示)，而干法刻蚀可得到较为圆滑的顶角。作为示例，以氢氟酸溶液为刻蚀液对所述隔离结构5进行湿法刻蚀，减小暴露出的隔离结构的宽度。

再请参阅图6及图7，执行步骤S4：进一步从顶部去除第二厚度B的所述氮化硅层3，暴露出所述隔离结构5的第二段，并对所述隔离结构5进行回刻，使所述隔离结构5的第二段宽度减小，且回刻之后，所述隔离结构5的第二段宽度大于第一段的宽度。

具体的，本步骤中，去除所述氮化硅层的方法与步骤S3相同，不同之处在于，所述第二厚度B比第一厚度A小得多。本实施例中，所述第二厚度B的范围是1～50埃，优选为小于10埃。本步骤中，对所述隔离结构5进行回刻的方法亦与步骤S3相同。如图8所示，显示为刻蚀完毕之后，图7中虚线框所示部位的放大图，可见所述隔离结构的第二段形成一个小台阶。

再请参阅图9，执行步骤S5：重复步骤S4至少一次，直至剩余的所述氮化硅层3为第三厚度C。

具体的，本步骤中，重复步骤S4的次数为2～10000次，优选为大于10次。每一次重复步骤S4的过程中去除的所述氮化硅层的厚度均相同，或者均不相同，或者至少有两次不同。每一次重复步骤S4的过程中去除的所述氮化硅层的厚度范围为1～50埃，优选为小于10A。

每重复步骤S4一次，就多形成一个小台阶。多个小台阶依次相连，构成所述隔离结构的倾斜侧壁，使得所述隔离结构第一段以下暴露的部分的宽度循序渐进地逐渐增大。

再请参阅图10，执行步骤S6：去除剩余的所述氮化硅层3。

剩余的所述氮化硅层3被去除后，相邻两根隔离结构之间的空间构成浮栅填充开口。如图10所示，本实施例中，浮栅填充开口上部宽度大于下部宽度，有利于后续浮栅多晶硅材料的填充，扩大工艺窗口。且浮栅填充开口的宽度自上而下是循序渐进、逐渐减小的，有利于得到光滑的浮栅侧壁，并有效避免浮栅中出现孔洞；同时，底部有源区CD不用增大，甚至可以进行一定的缩小，从而进一步减小存储单元的面积。

最后请参阅图11及图12，执行步骤S7：去除所述衬底1表面的所述衬垫氧化层2，并在所述衬底上依次沉积隧穿氧化层6及浮栅材料，并平坦化，在所述隧穿氧化层表面得到浮栅结构7。

具体的，虽然衬垫氧化层与隧穿氧化层的材料可相同，但是所述衬垫氧化层2由于MOS管的N阱P阱的多道IMP制程，会造成很严重的破坏或缺陷，不能直接用作隧穿氧化层，因此必须先将衬垫氧化层用湿法刻蚀等方法去除，再重新生长隧穿氧化层，继而生长浮栅材料层，这样缺陷少，质量好。作为示例，所述浮栅材料为多晶硅。在生长浮栅材料层后，可进一步对浮栅材料层进行离子注入，降低浮栅材料层的电阻。

由于浮栅填充开口上部宽度大于下部宽度，扩大了工艺窗口，且浮栅填充开口的宽度自上而下是循序渐进、逐渐减小的，因此可以得到较为光滑的浮栅侧壁，并有效避免浮栅中孔洞的出现。

如图12所示，本实施例中，所述浮栅结构7整体上分为上部、中部及下部，其中，上部及下部侧壁垂直，中部侧壁倾斜。所述浮栅结构上半部分截面是矩形，可以保证ONO以及后续的控制栅材料的沉积和器件的控制；下半部分截面类似于梯形，有利于浮栅材料的填充。作为示例，所述浮栅结构7的底部宽度为50～75nm，顶部宽度为60～110nm。所述浮栅结构7的上部高度可通过调整所述第一厚度A的值来控制，所述浮栅结构7的下部高度可通过调整所述第三厚度C的值来控制。所述第一厚度A的值及所述第三厚度C的值决定了器件最终的耦合率，A值越大，C值越小，器件耦合率越好，最终的可靠性越高。但是为了更稳定的开启或工作电压，C值也不能太低。

此外，通过减小第一厚度A的值可以增加后续形成的选择栅与有源区(衬底中隔离结构之间的区域)之间的距离，提高器件的击穿电压(第三厚度C对此无太大影响)。若为了增加选择栅与有源区之间的距离(提高击穿电压)而不想减小A(保持或者增加耦合率)，只能提高浮栅结构的高度，但是浮栅结构高度的增加会使得浮栅填充开口的深宽比增加，容易产生空洞。因此，需要在高耦合率与高击穿电压之间找到一个合适的平衡点。

请参阅图13及图14，于所述步骤S7之后，可进一步对所述隔离结构5顶部进行回刻，然后依次沉积ONO层8及控制栅材料层9。

具体的，所述ONO层8为氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层，所述控制栅材料层9可采用多晶硅材料，控制栅用于控制电子存储和释放。

至此，制作得到了本发明的半导体结构。发明的半导体结构的制作方法在制作浮栅的过程中，循序渐进地、逐渐增大浮栅填充上开口，有利于浮栅多晶硅材料的填充，扩大工艺窗口，有效避免浮栅中出现孔洞；同时，底部有源区CD不用增大，甚至可以进行一定的缩小，从而进一步减小存储单元的面积。本发明还可以很好地调控浮栅的形貌，通过控制步骤S3中第一厚度及步骤S5中第三厚度的值，可以有效提高器件的耦合率，并改善有源区与控制栅之间的击穿性能。

实施例二

本实施例与实施例一采用基本相同的技术方案，不同之处在于最终形成的浮栅结构形貌不同。

首先执行与实施例一基本相同的步骤S1～S4，得到如图7所示结构。

然后请参阅图15，执行步骤S5：多次重复步骤S4直至所述氮化硅层3被刻蚀完毕。

具体的，本步骤中，重复步骤S4的次数为2～100次，优选为大于10次。每一次重复步骤S4的过程中去除的所述氮化硅层的厚度均相同，或者均不相同，或者至少有两次不同。每一次重复步骤S4的过程中去除的所述氮化硅层的厚度范围为1～50埃，优选为小于10A。

每重复步骤S4一次，就多形成一个小台阶。多个小台阶依次相连，构成所述隔离结构的倾斜侧壁，使得所述隔离结构第一段以下暴露的部分的宽度循序渐进地逐渐增大。

通过多次重复所述步骤S4使得所述氮化硅层3被完全去除后，相邻两根隔离结构之间的空间构成浮栅填充开口。如图15所示，本实施例中，浮栅填充开口上部宽度大于下部宽度，有利于后续浮栅多晶硅材料的填充，扩大工艺窗口。且浮栅填充开口的宽度自上而下是循序渐进、逐渐减小的，有利于得到光滑的浮栅侧壁，并有效避免浮栅中出现孔洞；同时，底部有源区CD不用增大，甚至可以进行一定的缩小，从而进一步减小存储单元的面积。

最后请参阅图16，执行步骤S7：去除所述衬底1表面的所述衬垫氧化层2，并在所述衬底上依次沉积隧穿氧化层6及浮栅材料，并平坦化，在所述隧穿氧化层表面得到浮栅结构7。

由于浮栅填充开口上部宽度大于下部宽度，扩大了工艺窗口，且浮栅填充开口的宽度自上而下是循序渐进、逐渐减小的，因此可以得到较为光滑的浮栅侧壁，并有效避免浮栅中孔洞的出现。

如图16所示，本实施例中，所述浮栅结构7整体上分为上部及下部，其中，上部侧壁垂直，下部侧壁倾斜。所述浮栅结构上半部分截面是矩形，可以保证ONO以及后续的控制栅 材料的沉积和器件的控制；下半部分截面为梯形，有利于浮栅材料的填充。作为示例，所述浮栅结构7的底部宽度为50～75nm，顶部宽度为60～110nm。所述浮栅结构7的上部高度可通过调整所述第一厚度A的值来控制。

请参阅图17，于所述步骤S7之后，可进一步对所述隔离结构5顶部进行回刻，然后依次沉积ONO层8及控制栅材料层9。

相对于实施例一，本实施中，相当于将所述第三厚度C设置为0，适用于器件开启或者工作电压很低、工艺工差容忍度高的情形。

综上所述，本发明的半导体结构的制作方法在制作浮栅的过程中，循序渐进地、逐渐增大浮栅填充上开口，有利于浮栅多晶硅材料的填充，扩大工艺窗口，有效避免浮栅中出现孔洞；同时，底部有源区CD不用增大，甚至可以进行一定的缩小，从而进一步减小存储单元的面积。本发明还可以很好地调控浮栅的形貌，通过控制步骤S3中第一厚度及步骤S5中第三厚度的值，可以有效提高器件的耦合率，并改善有源区与控制栅之间的击穿性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。