存储元件及其制造方法与流程

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。

背景技术：

随着科技的进步，各类电子产品皆朝向轻薄短小的趋势发展。然而，在这趋势之下，随着存储元件的积集度愈来愈密集，其位线与电容接触窗(capacitor contact)之间的电容值也愈来愈高。由于存储元件的位线与电容接触窗之间的电容值增加，其使得存储元件的读取感应裕度(sense margin)减少，进而导致存储元件在操作上愈发困难。如此一来，便容易导致产品合格率下降。因此，如何降低位线与电容接触窗之间的电容值将变成相当重要的一门课题。

技术实现要素：

本发明提供一种存储元件及其制造方法，其可降低位线与电容接触窗之间的电容值，进而提升产品合格率。

本发明提供一种存储元件包括：衬底、多个堆叠结构、多个接触结构、多个间隙壁结构以及多个介电层。堆叠结构位于衬底上。接触结构分别位于堆叠结构之间的衬底上。间隙壁结构分别位于堆叠结构的两侧壁。各间隙壁结构具有空气间隙。介电层分别位于堆叠结构上。各介电层覆盖各间隙壁结构的空气间隙的顶面。

在本发明的一实施例中，所述存储元件还包括多个电容器分别位于接触结构上。

本发明提供一种存储元件的制造方法，其步骤如下。形成多个堆叠结构于衬底上。分别形成多个接触结构于堆叠结构之间的衬底上。分别形成多个间隙壁结构于堆叠结构的两侧壁。各间隙壁结构具有空气间隙。分别形成多 个介电层于堆叠结构上。各介电层覆盖各间隙壁结构的空气间隙的顶面。

基于上述，本发明将包含空气间隙的间隙壁结构配置在堆叠结构(可例如是位线)与接触结构(可例如是电容接触窗)之间。由于空气比习知常用的介电层具有较低的介电系数，因此，本发明可降低堆叠结构(可例如是位线)与接触结构(可例如是电容接触窗)之间的电容值，以增加读取感应裕度，进而提升产品合格率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是本发明的一实施例的存储元件的俯视示意图；

图2A至图13A是沿着图1的A-A线的存储元件的制造流程的剖面示意图；

图2B至图13B是沿着图1的B-B线的存储元件的制造流程的剖面示意图。

附图标记说明：

10、20、30：开口；

100：衬底；

101：隔离结构；

102、102a、102b：堆叠结构；

103、103a、109、109a、109b、110、110a、110b、111、111a、111b、112、112a、112b、112c、119、126、128、128a：介电层；

104、118、124：导体层；

106、106a、106b：顶盖层；

108：位线接触窗；

114：图案化光刻胶层；

116：接触结构；

118a：导体层(第一部分)；

120：接触插塞(第二部分)；

122：衬层；

130：间隙壁结构；

AA：有源区；

AG：空气间隙；

BE：下电极；

BL：位线；

CAP：电容器；

CC：电容接触窗；

D1：第一方向；

D2：第二方向；

DE：电容介电层；

H1、H2：高度；

L1：长边；

L2：短边；

TE：上电极；

θ：角度。

具体实施方式

参照本实施例的图式以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。

图1是本发明的一实施例的存储元件的俯视示意图。为图面清楚起见，在图1中仅示出衬底、位线、有源区、位线接触窗以及电容接触窗，而省略字线以及隔离结构等。

首先请参照图1，本发明提供一种存储元件包括：衬底100、多个堆叠结构102b(可例如是位线BL)、多个有源区AA、多个位线接触窗108以及多个接触结构116(可例如是电容接触窗CC)。

位线BL位于衬底100上。位线BL沿着第一方向D1延伸，且沿着第二方向D2相互排列。有源区AA位于衬底100中。每一有源区AA具有长边L1与短边L2。每一有源区AA的长边L1横越所对应的位线BL的两侧。有 源区AA的长边方向与位线BL的延伸方向呈一角度θ。在本实施例中，上述角度θ可例如是锐角。但本发明并不限于此，因为有源区AA的面积、位线BL的线宽以及字线(未示出)的线宽等参数都会影响锐角θ的范围。每一有源区AA与所对应的位线BL的重叠处具有位线接触窗108。因此，每一位线BL可利用所对应的位线接触窗108来电性连接其下方的掺杂区(未示出)。所述掺杂区位于位线接触窗108下方的衬底100中。虽然图1的位线接触窗108示出为矩形，但实际上形成的接触窗会略呈圆形，且其大小可依工艺需求来设计。在一实施例中，第一方向D1与第二方向D2实际上互相垂直。

电容接触窗CC位于相邻位线BL之间的衬底100上。详细地说，电容接触窗CC排列成多数列(Row)与多数行(Column)，其中该列沿着第一方向D1排列，而该行沿着第二方向D2排列。电容接触窗CC分别与所对应的有源区AA的短边L2两端重叠。而每一电容接触窗CC可电性连接至所对应的电容器(未示出)，其中该电容器位于电容接触窗CC的上方。虽然图1的电容接触窗CC示出为矩形，但实际上形成的接触窗会略呈圆形，且其大小可依工艺需求来设计。

图2A至图13A是沿着图1的A-A线的存储元件的制造流程的剖面示意图。图2B至图13B是沿着图1的B-B线的存储元件的制造流程的剖面示意图。

请同时参照图1、图2A以及图2B，本发明提供一种存储元件的制造方法，其步骤如下。首先，提供衬底100。在一实施例中，衬底100可例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体衬底(Semiconductor Over Insulator，SOI)。

之后，形成隔离结构101于衬底100中。在一实施例中，隔离结构101的材料可例如是掺杂或未掺杂的氧化硅、高密度等離子氧化硅、氮氧化硅、氮化硅、旋涂式玻璃(Spin-on Glass)、低介电常数介电材料(Low-k dielectric)或其组合。隔离结构101可例如是浅沟渠隔离结构。

接着，形成多个堆叠结构102于衬底100上，使得多个堆叠结构102之间形成多个开口10、20。每一堆叠结构102包括导体层104与位于导体层104上的顶盖层106。导体层104的材料可例如是多晶硅、金属、金属硅化物或其组合，其形成方法可以是物理气相沉积法或化学气相沉积法。顶盖层106 的材料可例如是氮化硅或其他绝缘材料，其形成方法可以是化学气相沉积法。然后，分别形成多个位线接触窗108于堆叠结构102与衬底100之间。详细地说，可先形成介电层103于衬底100上。之后，图案化介电层103，以暴露部分衬底100的表面。接着，形成位线接触窗108于介电层103中，再形成堆叠结构102于位线接触窗108上。在一实施例中，位线接触窗108的材料可例如是导体材料，导体材料可以是金属材料、掺杂多晶硅、金属硅化物或其组合。介电层103的材料可例如是氧化硅或氮化硅或其组合，其形成方法可以是化学气相沉积法。

请同时参照图1、图3A以及图3B，分别形成介电层109、110、111于堆叠结构102的两侧壁。具体来说，先共形形成第一介电层与第二介电层于衬底100上(未示出)。第一介电层与第二介电层覆盖堆叠结构102的表面以及开口10、20的底面。之后，移除部分第二介电层(以形成介电层110)，以暴露堆叠结构102的顶面以及开口10、20的底面上的第一介电层(亦即介电层109)。然后，共形形成介电层111于衬底100上，使得堆叠结构102的顶面以及开口10、20的底面上具有两层介电层109、111；而堆叠结构102的两侧壁上具有三层介电层109、110、111。在一实施例中，介电层109、111的材料相同；而介电层110与介电层109、111的材料不同。在一实施例中，介电层109、111的材料可例如是氮化硅；介电层110的材料可例如是氧化硅或氮化钛。在另一实施例中，介电层109、110与111的材料可皆不相同。在另一实施例中，介电层109的材料可例如是氮化硅；介电层110的材料可例如是氮化钛；而介电层110的材料可例如是氧化硅。

请同时参照图1、图4A以及图4B，形成介电层112于衬底100上，介电层112填入开口10、20，且覆盖堆叠结构102的表面。在一实施例中，介电层112可例如是氧化硅，氧化硅可以是硼磷硅玻璃(BPSG)、旋涂式玻璃(SOG)以及四乙氧基硅烷(TEOS)等填沟能力较佳的材料。

请同时参照图1、图5A以及图5B，移除部分介电层112，以暴露部分衬底100的表面。详细地说，先形成图案化光刻胶层114于介电层112上，其中图案化光刻胶层114仅位于A-A线的介电层112上。然后，以图案化光刻胶层114为掩膜，依序移除堆叠结构102上的介电层112、介电层111、109以及部分顶盖层106，以及开口20中的介电层112、介电层111、109以及介 电层103。在一实施例中，经过上述步骤之后，图5B中的介电层110可能会被耗损，使得介电层110的顶面具有些许凹陷(未示出)，但本发明不以此为限。

请同时参照图1、图6A以及图6B，移除图案化光刻胶层114。之后，形成导体材料层于衬底100上，导体材料层填入开口20中且覆盖堆叠结构102以及介电层112a的表面。然后，进行平坦化工艺，使得图6A的顶盖层106a与图6B的顶盖层106a的顶面高度一致。如此一来，导体层118配置于堆叠结构102a之间的衬底100上，且与衬底100接触。在一实施例中，导体层118的材料可例如是掺杂多晶硅。在一实施例中，平坦化工艺可例如是化学机械研磨(CMP)工艺或回蚀刻(Etching back)工艺。

请同时参照图1、图6A、图6B、图7A以及图7B，移除图6A的部分介电层112b，使得图7A的介电层112c的顶面低于堆叠结构102a的顶面。形成介电层119于介电层112c上。在一实施例中，介电层119的材料与介电层112c的材料不同。介电层119的材料可例如是氮化硅。在本实施例中，介电层119配置于介电层112c上，可用以当作蚀刻停止层。因此，后续形成电容器CAP(如图13B所示)时，不会因为过度蚀刻而导致介电层112c的耗损。

请同时参照图1、图8A以及图8B，移除部分导体层118，以形成开口30。在一实施例中，导体层118a的顶面(亦即开口30的底面)低于堆叠结构102a的顶面。

请同时参照图1、图8A、图8B、图9A以及图9B，分别形成多个接触插塞120于开口30中。每一接触插塞120包括衬层122以及导体层124。衬层122共形形成于开口30中。导体层124位于衬层122上，且填入开口30中。在一实施例中，衬层122的顶面与导体层124的顶面实际上共平面。在一实施例中，衬层122的材料可例如是钛、氮化钛、氮化钽或其组合，其形成方法可以是物理气相沉积法或化学气相沉积法。在一实施例中，导体层124的材料可例如是钨、钴、镍、铝、铜或其组合，其形成方法可以是化学气相沉积法。在一实施例中，导体层118a可视为第一部分；而接触插塞120可视为第二部分，所述第一部分与所述第二部分可视为电容接触窗(以下称之为接触结构116)。在一实施例中，导体层118a与接触插塞120之间可具有金属硅化物(silicide)，所述金属硅化物可包括硅化钛(TiSi)、硅化钴(CoSi)、 硅化镍(NiSi)或其组合。

请同时参照图1、图10A以及图10B，移除部分堆叠结构102a(亦或是部分顶盖层106a)、部分介电层109a、110a、111a以及部分介电层119，使得图10B中的堆叠结构102b(亦或是顶盖层106b)的顶面低于接触插塞120(亦或是接触结构116)的顶面。堆叠结构102b的顶面与接触插塞120的顶面之间具有一高度H1。在一实施例中，高度H1可介于10nm至110nm之间。值得一提的是，由于本实施例具有该高度H1，其可用以避免后续形成电容器CAP(如图13B所示)时，不会因为过度蚀刻而导致下方的介电层112c及隔离结构101耗损的问题。因此，本实施例的存储元件可不需要着陆垫(landing pad)，也可增加电容器CAP形成的工艺裕度(process window)。另一方面，堆叠结构102b两侧壁的介电层110b具有一高度H2。在一实施例中，高度H2可介于20nm至120nm之间。所述高度H2可定义出后续形成的空气间隙AG(如图11A与图11B所示)的高度。在一实施例中，所述高度H2大于或等于导体层104的高度。

请同时参照图1、图11A以及图11B，进行蚀刻工艺，移除堆叠结构102b两侧壁的介电层110b，以形成间隙壁结构130。在一实施例中，间隙壁结构130可包括三层结构或更多层结构。以三层结构为例，间隙壁结构130包括介电层109b/空气间隙AG/介电层111b。在一实施例中，所述蚀刻工艺可例如是湿式蚀刻工艺，其蚀刻液可例如是缓冲氢氟酸(BHF)、稀释氢氟酸(DHF)、氢氟酸(HF)、硫酸双氧水(SPM)、氢氧化氮双氧水(APM)或其组合。值得注意的是，由于空气具有较低的介电系数(大约等于1)，因此，在本实施例中，配置于堆叠结构102b两侧壁的空气间隙AG可降低堆叠结构102b(可例如是位线)与接触结构116(可例如是电容接触窗)之间的电容值，以增加读取感应裕度，进而提升产品合格率。

请同时参照图1、图12A以及图12B，形成介电层126于堆叠结构102b上。介电层126覆盖堆叠结构102b的顶面以及间隙壁结构130的顶面，以密封空气间隙AG。在一实施例中，介电层126的材料可例如是氮化硅，其形成方法可例如是等離子沉积法。所述等離子沉积法可例如是等離子加强式化学气相沉积法(PECVD)等填沟能力较差的工艺方法，以避免介电层126填入空气间隙AG中。接着，形成介电层128于介电层126上，以覆盖接触结构 116的顶面。在一实施例中，介电层128的材料可例如是氮化硅，其形成方法可例如是原子层沉积法(ALD)或化学气相沉积法。在一实施例中，介电层126的阶梯覆盖率低于介电层128的阶梯覆盖率。另一方面，在另一实施例中，也可使用相同的形成方法来形成介电层126与介电层128。或者，在其他实施例中，也可同时形成介电层126与介电层128(未示出)。在一实施例中，部分介电层126仍有可能填入空气间隙AG，使得空气间隙AG的顶面约低于其两侧的介电层109b、111b的顶面(未示出)。

请同时参照图1、图13A以及图13B，移除部分介电层128之后，使得介电层128a与接触结构116大致上共平面。然后，形成多个电容器CAP于接触结构116上。具体来说，每一电容器CAP包括下电极BE、上电极TE及电容介电层DE。每一电容介电层DE位于下电极BE与上电极TE之间。每一下电极BE与所对应的接触结构116电性连接。在一实施例中，电容介电层DE可包括高介电常数材料层，其材料例如是下述元素的氧化硅，如：铪、锆、铝、钛、镧、钇、钆或钽，又或是氮化铝，或是上述任意组合。下电极BE与上电极TE的材料例如是氮化钛、氮化钽、钨、钛钨、铝、铜、金属硅化物或是上述任意组合。

请参考图13B，本发明提供一种存储元件包括：衬底100、多个堆叠结构102b、多个接触结构116、多个间隙壁结构130以及多个介电层126、128a。堆叠结构102b位于衬底100上。接触结构116分别位于堆叠结构102b之间的衬底100上。接触结构116包括第一部分118a以及第二部分120。第二部分120位于第一部分118a上。在一实施例中，第一部分118a的底表面与第二部分120的底表面相等。换言之，接触结构116可例如是内径一致的长方体结构或圆柱形结构。在本实施例中，由于接触结构116的内径几乎等于相邻堆叠结构102b之间的距离，因此，本实施例的接触结构116具有较低的电阻值，以电性连接电容器CAP与衬底100(可例如是有源区)。

间隙壁结构130位于堆叠结构102b的两侧壁。间隙壁结构130具有空气间隙AG。在一实施例中，间隙壁结构130可包括三层结构或更多层结构。以三层结构为例，间隙壁结构130具有介电层109b/空气间隙AG/介电层111b。介电层126、128a依序位于接触结构116之间的堆叠结构102b上。介电层126不仅覆盖堆叠结构102b的顶面，也覆盖间隙壁结构130的顶面，以密封空气 间隙AG。此外，本发明的存储元件还包括多个电容器CAP配置于接触结构116上。

综上所述，本发明将包含空气间隙的间隙壁结构配置在堆叠结构(可例如是位线)与接触结构(可例如是电容接触窗)之间。由于空气具有较低的介电系数(大约等于1)，因此，本发明可降低堆叠结构(可例如是位线)与接触结构(可例如是电容接触窗)之间的电容值，以增加读取感应裕度，进而提升产品合格率。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。