半导体器件的制作方法

本发明涉及半导体器件，例如为能够很好地适用于具有非易失性存储单元的半导体器件。

背景技术：

一种半导体器件被广泛应用，该半导体器件具有：存储单元区域，在半导体衬底上形成有例如非易失性存储器等的存储单元等；外围电路区域，在半导体衬底上形成有例如由MISFET(Metal Insulator Semiconductor Field Effect Transistor:金属绝缘半导体场效应晶体管)等形成的外围电路。

有时作为例如非易失性存储器而形成由使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor：金属氧化物-氮化物-氧化物半导体)膜的分裂栅型单元形成的存储单元的情况。该存储单元由具有控制栅电极的控制晶体管和具有存储栅电极的存储晶体管这2个MISFET形成。另外，存储晶体管的栅绝缘膜由例如包括氧化硅膜、氮化硅膜和氧化硅膜在内的被称为ONO(Oxide Nitride Oxide：氧化物-氮化物-氧化物)膜的层叠膜形成。

而且，为了对非易失性存储器进行电写入或擦除动作，需要比从半导体器件的外部供给的电源电压更高的电压，因此在半导体器件的外围电路区域形成有包括电容元件在内的升压电路。另外，为了使电源稳定，在半导体器件中还内置有连接在半导体器件的电源布线(Vcc)与接地布线(Gnd)之间的旁路电容器(电容元件)。这些电容元件使用与存储单元的制造工艺之间的整合性好的PIP(Polysilicon Insulator Polysilicon：多晶硅-绝缘体-多晶硅)电容元件。

日本特开2009-99640号公报(专利文献1)公开了一种非易失性存储单元，其具有控制电极(与上述的控制栅电极对应)15、存储栅电极26以及设置于控制电极15与存储栅电极26之间以及半导体衬底10与存储栅电极26之间的层叠膜(与上述的ONO膜对应)。另外，也公开了由下部电极16、电容绝缘膜27以及上部电极23形成的电容元件。并且，公开了如下的制造方法：由多晶硅膜14形成存储单元的控制电极15和电容元件的下部电极16，由多晶硅膜20形成存储单元的存储栅电极26和电容元件的上部电极23，并由存储单元的层叠膜形成电容元件的电容绝缘膜27。

日本特开2014-229844号公报(专利文献2)公开了具有控制栅电极(与上述的控制栅电极对应)15、存储栅电极26以及绝缘膜27a在内的非易失性存储单元。另外，还公开了由电极16、电容绝缘膜27以及电极23形成的电容元件。并且，公开了如下的制造方法：由导电膜CF1形成存储单元的控制电极15和电容元件的电极16，由导电膜CF2形成存储单元的存储栅电极26和电容元件的电极23，并由存储单元的绝缘膜27a形成电容元件的电容绝缘膜27。另外，公开了隔着电容绝缘膜27将电极23配置在电极16的侧壁上的构造。

专利文献1：日本特开2009-99640号公报

专利文献2：日本特开2014-229844号公报

技术实现要素：

本发明的发明人研发的具有非易失性存储单元的半导体器件，在存储单元区域具有由控制栅电极、ONO膜以及存储栅电极构成的非易失性存储单元，在外围电路区域具有多个MISFET以及PIP电容元件。

随着半导体器件的高功能化，存储单元、MISFET以及PIP电容元件等的元件数量越发地增加，半导体器件(半导体芯片)的尺寸越发增大。但是，为了满足组装有半导体器件的系统(电脑、手机等)小型化要求、或者为了半导体器件(半导体芯片)的制造成本降低，谋求半导体器件(半导体芯片)的小型化。

其他课题和新颖特征根据本说明书的记载内容以及附图变得得以明确。

根据一个实施方式，半导体器件具有存储单元和电容元件。存储单元具有控制栅电极、控制栅电极上的盖层和与控制栅电极相邻配置的存储栅电极。电容元件具有：第一电容电极，由板状的第一子电极和隔着第一绝缘膜形成在第一子电极上的多个凸台状的第二子电极构成；以及第二电容电极，隔着第二绝缘膜形成在相邻的第二子电极的侧面上。并且，控制栅电极和第一子电极由第一导体膜形成，盖层以及第二子电极由第二导体膜形成，存储栅电极以及第二电容电极由第三导体膜形成。

根据一个实施方式，能够实现具有非易失性存储器的半导体器件的小型化。

附图说明

图1是示出实施方式1的半导体芯片的布局结构例的图。

图2是实施方式1的半导体器件的要部(主要部分)剖视图。

图3是实施方式1的层叠型电容元件的要部俯视图。

图4是沿着图3的X1-X1’的要部剖视图。

图5是沿着图3的Y1-Y1’的要部剖视图。

图6是沿着图3的Y2-Y2’的要部剖视图。

图7是实施方式1的半导体器件的制造工序中的要部剖视图。

图8是实施方式1的半导体器件的制造工序中的要部剖视图。

图9是实施方式1的半导体器件的制造工序中的要部剖视图。

图10是实施方式1的半导体器件的制造工序中的要部剖视图。

图11是实施方式1的半导体器件的制造工序中的要部剖视图。

图12是实施方式1的半导体器件的制造工序中的要部剖视图。

图13是实施方式1的半导体器件的制造工序中的要部剖视图。

图14是实施方式1的半导体器件的制造工序中的要部剖视图。

图15是实施方式1的半导体器件的制造工序中的要部剖视图。

图16是实施方式1的半导体器件的制造工序中的要部剖视图。

图17是实施方式1的半导体器件的制造工序中的要部剖视图。

图18是实施方式2的层叠型电容元件的要部俯视图。

图19是沿着图18的X2-X2’的要部剖视图。

图20是沿着图18的Y3-Y3’的要部剖视图。

图21是沿着图18的Y4-Y4’的要部剖视图。

图22是实施方式2的半导体器件的制造工序中的要部剖视图。

图23是实施方式2的半导体器件的制造工序中的要部剖视图。

图24是实施方式2的半导体器件的制造工序中的要部剖视图。

图25是实施方式2的半导体器件的制造工序中的要部剖视图。

其中，附图标记说明如下：

AMC、APL、APH、ACl、AC2 活性区域

CE1A、CE1B、CE2A、CE2B、CE3A、CE3B 电容电极

CE21A、CE22A、CE21B、CE22B 子电极

CG 控制栅电极

CHP 半导体芯片

CNT 接触孔

CP1 盖绝缘膜

CP2 盖层

CSA、CSB 层叠型电容元件

CZ1A、CZ1B、CZ2A、CZ2B 电容绝缘膜

DP 虚设图案

GEL、GEH 栅电极

GIm、GIt、GIH、GIL 栅绝缘膜

GRx、GRy 格子

MC 存储单元

MG 存储栅电极

MW、MWl、MW2、MW3、MW4 金属布线

NWl、NW2 n型阱

PG 插塞电极

PRl、PR2、PR3、PR4、PR5 抗蚀膜

PWl、PW2 p型阱

QH 高耐压MISFET

QL 低耐压MISFET

SLl、SL2 狭缝

SP 间隔件

SW 侧墙间隔件(侧壁绝缘膜)

1 半导体衬底

2 元件分离区域(元件分离膜)

3、4、6、8、14 绝缘膜

5、7、9 导体膜(导电膜、导电层)

10a、10b n^-型半导体区域

11a、11b n⁺型半导体区域

12 金属硅化物层

13 层间绝缘膜

具体实施方式

在以下的实施方式中，为了方便，必要时分成多个章节段落或实施方式进行说明，但除了特别明示的情况以外，它们并不是相互毫无关系的，而是一方为另一方的一部分或全部的变形例、详细情况、补充说明等的关系。

另外，在下面的实施方式中，在提及要素的数等(包括个数、数值、量、范围等)的情况下，除了明确指出的情况以及原理上明确限定为特定的数的情况等之外，并不限定为特定的数，可以是特定的数以上也可以是特定的数以下。

另外，在以下的实施方式中，除了特别明示的情况及从原理上明确是必须的情况等以外，其构成要素(还包含要素步骤等)不一定是必须的。

另外，在以下的实施方式中，除了特别明示的情况及从原理上明确是必须的情况等以外，其构成要素(还包含要素步骤等)不一定是必须的。同样地，在下面的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明确指出的情况以及在原理上显然不是那样的情况等之外，实质上包括与其形状等近似或类似的要素。上述数值以及范围也是同样的。

下面，基于附图详细地说明代表性的实施方式。此外，在用于说明实施方式的全部图中，对具有相同功能的构件标注相同的附图标记，并省略重复说明。另外，在下面的实施方式中，除了特别需要的情况以外，原则上不重复对相同或同样的部分进行说明。

另外，在实施方式中使用的附图中，即使是剖视图，为了易于观察，有时也省略截面线。

而且，在下面的实施方式中，导体片以及绝缘体片是指，利用光刻技术、蚀刻技术等将导体膜或绝缘膜分割为一或多个而成的部分、碎片、切片。另外，也包括利用氧化法选择性地形成于导体的表面的部分。

(实施方式1)

<半导体芯片的布局结构例>

参照附图说明本实施方式1的具有非易失性存储器的半导体器件。首先，说明形成有包括非易失性存储器在内的系统的半导体器件(半导体芯片)的布局结构。图1是示出本实施方式1的半导体芯片CHP的布局结构例的图。在图1中，半导体芯片CHP具有CPU(Central Processing Unit：中央处理器)51、RAM(Random Access Memory：随机存取存储器)52、模拟电路53、EEPROM(Electrically Erasable Programmable Read Only Memory：电可擦写只读存储器)54、快闪存储器(Flash Memory)55以及I/O(Input/Output：输入输出)电路56，构成半导体集成电路器件。

CPU(电路)51也称为中央运算处理器件，从存储器件读取并命令进行解读，基于该命令进行多种多样的运算和/或控制。

RAM(电路)52是能够随机读取存储信息即读取随时存储的存储信息、或者新写入存储信息的存储器，也被称为能够随时写入读取的存储器。作为IC存储器的RAM具有使用动态电路的DRAM(Dynamic RAM：动态随机存取存储器)和使用静态电路的SRAM(Static RAM：静态随机存取存储器)这2种。DRAM是需要存储保持动作的随时写入读取存储器，SRAM是不需要存储保持动作的随时写入读取存储器。

模拟电路53是处理时间上连续变化的电压、电流的信号即模拟信号的电路，例如由放大电路、变换电路、调制电路、振荡电路、电源电路等构成。并且，模拟电路53包括多个电容元件。

EEPROM54以及快闪存储器55是写入动作以及擦除动作都能够电改写的非易失性存储器的一种，也称为能够进行电擦除的可编程读取专用存储器。该EEPROM54以及快闪存储器55的存储单元由存储用的例如MONOS型晶体管和/或MNOS(Metal Nitride Oxide Serniconductor:金属氮化物氧化物半导体)型晶体管构成。EEPROM54以及快闪存储器55的写入动作以及擦除动作例如利用福勒诺德海姆隧道效应(Fowler-Nordheim tunneling)。此外，也能够使用热电子或热空穴进行写入动作或擦除动作。EEPROM54以及快闪存储器55的写入动作以及擦除动作需要比外部电源电压高的电压，所以EEPROM54以及快闪存储器55包括升压电路等，升压电路包括多个电容元件。EEPROM54与快闪存储器55的不同点在于，EEPROM54是例如能够以字节为单位擦除的非易失性存储器，与之相对，快闪存储器55是例如能够以字线为单位擦除的非易失性存储器。通常，在快闪存储器55中存储用于由CPU51执行各种处理的程序等。与之相对，在EEPROM54中存储有改写频率高的各种数据。

I/O电路56是输入输出电路，是用于从半导体芯片CHP内向与半导体芯片CHP的外部连接的机器输出数据、从与半导体芯片CHP的外部连接的机器向半导体芯片内输入数据的电路。另外，I/O电路56上也配置有连接在半导体芯片CHP的电源布线(Vcc)与接地布线(Gnd)之间的旁路电容器(电容元件)。

在EEPROM54和快闪存储器55上呈矩阵状地配置有多个作为非易失性存储器的存储单元。并且，CPU51、RAM52、模拟电路53、I/O电路56以及EEPROM54与快闪存储器55的除了存储单元以外的部分使用高耐压MISFET和/或低耐压MISFET形成。高耐压MISFET以及低耐压MISFET分别由n型MISFET以及p型MISFET构成。

<半导体器件的结构>

图2是实施方式1的半导体器件的要部剖视图。图3是实施方式1的层叠型电容元件的要部俯视图，图4是沿着图3的XI-Xl’的要部剖视图，图5是沿着图3的YI-Yl’的要部剖视图，图6是沿着图3的Y2-Y2’的要部剖视图。

如图2所示，半导体器件具有半导体衬底1。半导体衬底1是例如由电阻率为1～10Ωcm左右的p型单晶硅等形成的半导体晶圆。

半导体器件作为半导体衬底1的主面的一部分区域而具有存储单元区域A和外围电路区域B1、B2。在存储单元区域A形成有存储单元MC，在外围电路区域Bl形成有n沟道型低耐压MISFETQL，在外围电路区域B2形成有p沟道型高耐压MISFETQH，在后述的外围电路区域Cl形成有层叠型电容元件CSA。存储单元区域A对应于图1的EEPROM54或快闪存储器55。

首先，具体说明形成于存储单元区域A的存储单元MC的结构。

在存储单元区域A，半导体器件具有活性区域AMC和元件分离区域(元件分离膜)2。元件分离区域2是用于将形成于活性区域AMC的元件分离的区域，在元件分离区域2设置有元件分离用绝缘膜。活性区域AMC由元件分离区域2规定即划分，通过元件分离区域2来与其他活性区域电分离，在活性区域AMC形成有p型阱PWl。p型阱PWl是具有p型导电性的半导体区域。

如图2所示，在存储单元区域A的p型阱PWl形成有由存储晶体管以及控制晶体管构成的存储单元MC。在存储单元区域A实际呈阵列状地形成有多个存储单元MC，在图2中示出了其中一个存储单元MC的截面。

存储单元MC是分裂栅型存储单元。即，如图2所示，存储单元MC具有：控制晶体管，具有控制栅电极CG；和存储晶体管，与控制晶体管连接，并具有存储栅电极MG。

如图2所示，存储单元MC具有n型半导体区域MS、n型半导体区域MD、控制栅电极CG和存储栅电极MG。n型半导体区域MS和n型半导体区域MD具有与p型导电性相反的导电性即n型导电性。另外，存储单元MC具有形成于控制栅电极CG上的盖绝缘膜CP1和形成于盖绝缘膜CP1上的盖层CP2。存储单元MC还具有：栅绝缘膜GIt，形成于控制栅电极CG与半导体衬底1的p型阱PWl之间；和栅绝缘膜GIm，形成于存储栅电极MG与半导体衬底1的p型阱PWl之间以及存储栅电极MG与控制栅电极CG之间。

控制栅电极CG以及存储栅电极MG以在它们的相互相对的侧面即侧壁之间夹着栅绝缘膜GIm的状态沿着半导体衬底1的主面延伸并被排列地配置。控制栅电极CG以及存储栅电极MG的延伸方向是垂直于图2的纸面的方向。控制栅电极CG隔着栅绝缘膜GIt形成在p型阱PWl的位于半导体区域MD与半导体区域MS之间的部分上即形成在半导体衬底1的主面上。另外，存储栅电极MG隔着栅绝缘膜GIm形成在p型阱PWl的位于半导体区域MD与半导体区域MS之间的部分上即形成在半导体衬底1的主面上。另外，存储栅电极MG配置在半导体区域MS侧，控制栅电极CG配置在半导体区域MD侧。控制栅电极CG以及存储栅电极MG是形成存储单元MC即非易失性存储器的栅电极。

此外，形成在控制栅电极CG上的盖绝缘膜CP1以及盖层CP2也沿着半导体衬底1的主面在垂直于图2的纸面的方向上延伸。

控制栅电极CG和存储栅电极MG以在两者之间夹着栅绝缘膜GIm的方式相互相邻，存储栅电极MG隔着栅绝缘膜GIm呈侧墙间隔(Side wall spacer)状形成在控制栅电极CG的侧面上即侧壁上。另外，栅绝缘膜GIm在存储栅电极MG与半导体衬底1的p型阱PWl之间的区域和存储栅电极MG与控制栅电极CG之间的区域这两个区域范围内延伸。其中，存储栅电极MG与控制栅电极CG之间的绝缘膜GIm可以通过与形成存储栅电极MG与半导体衬底1的p型阱PWl之间的栅绝缘膜GIm的工序不同的其他工序形成，也可以形成为与形成存储栅电极MG与半导体衬底1的p型阱PWl之间的栅绝缘膜GIm不同的膜质。

栅绝缘膜GIt由绝缘膜3形成。绝缘膜3由氧化硅膜、氮化硅膜、氮氧化硅膜或者相对介电常数比氮化硅膜高的高介电常数膜即所谓的High-k膜形成。此外，在本申请中，在称为Highk膜或高介电常数膜时，指介电常数(相对介电常数)比氮化硅膜高的膜。作为绝缘膜3例如能够使用氧化铪膜、氧化锆膜，氧化铝膜、氧化钽膜或氧化镧膜等金属氧化物膜。

栅绝缘膜GIm由绝缘膜8形成。绝缘膜8由称为ONO膜的层叠膜形成，包括氧化硅膜、氧化硅膜上的作为电荷积蓄部的氮化硅膜和氮化硅膜上的氧化硅膜。此外，如上所述，存储栅电极MG与p型阱PWl之间的栅绝缘膜GIm发挥存储晶体管的栅绝缘膜的功能。另一方面，存储栅电极MG与控制栅电极CG之间的栅绝缘膜GIm发挥用于使存储栅电极MG与控制栅电极CG绝缘即电隔离的绝缘膜的功能。

绝缘膜8中的氮化硅膜是用于积蓄电荷的绝缘膜，发挥电荷积蓄部的功能。即，氮化硅膜是形成于绝缘膜8中的收集(trap)性绝缘膜。因此，绝缘膜8能够视为在内部具有电荷积蓄部的绝缘膜。

位于氮化硅膜的上下方的氧化硅膜能够作为封闭电荷的电荷阻挡层发挥功能。也就是说，通过形成用上下方的氧化硅膜夹持氮化硅膜的结构，能够防止积蓄在氮化硅膜中的电荷流失。

控制栅电极CG由导体膜(导电膜、导体层、导电层)5形成。导体膜5由硅构成，例如由掺入有n型杂质的多晶硅膜即n型多晶硅膜等构成。具体地说，控制栅电极CG由通过图案成形而成的导体膜5形成。

存储栅电极MG由导体膜(导电膜、导体层、导电层)9形成。导体膜9由硅构成，例如由掺入有n型杂质的多晶硅膜即n型多晶硅膜等构成。存储栅电极MG隔着绝缘膜8呈侧墙间隔状地形成在与该存储栅电极MG相邻的控制栅电极CG的位于第一侧的侧壁上。

在控制栅电极CG上隔着盖绝缘膜CP1形成有盖层CP2。因此，存储栅电极MG隔着绝缘膜8呈侧墙间隔状地形成在与该存储栅电极MG相邻的控制栅电极CG上所形成的盖层CP2的位于第一侧的侧壁上。

盖绝缘膜CP1由例如由氧化硅膜等构成的绝缘膜6形成。另外，盖层CP2由导体膜(导电膜、导体层、导电层)7形成。导体膜7由硅构成，例如由掺入有n型杂质的多晶硅膜即n型多晶硅膜等构成。

盖层CP2是保护控制栅电极CG的保护膜，也能够用作在对导体膜5进行图案成形而形成控制栅电极CG时的硬掩膜。另外，是对导体膜9进行蚀刻而形成存储栅电极MG时用于调整(确保)存储栅电极MG的高度的间隔件。通过形成作为间隔件的盖层CP2，能够将控制栅电极CG的膜厚形成为与存储栅电极MG的高度相等，或者比存储栅电极MG的高度更薄。能够不受存储栅电极MG的高度影响地将控制栅电极CG的膜厚变薄。

半导体区域MS是作为源极区域和漏极区域中的一方发挥功能的半导体区域，半导体区域MD是作为源极区域和漏极区域中的另一方发挥功能的半导体区域。在此，半导体区域MS例如是作为源极区域发挥功能的半导体区域，半导体区域MD例如是作为漏极区域发挥功能的半导体区域。半导体区域MS以及半导体区域MD分别由掺入有n型杂质的半导体区域形成，各自具有LDD(Lightly doped drain：轻掺杂漏极)结构。

源极用半导体区域MS具有n^-型半导体区域10a和具有比n^-型半导体区域10a高的杂质浓度的n⁺型半导体区域11a。另外，漏极用半导体区域MD具有n^-型半导体区域10a和具有比n^-型半导体区域10a高的杂质浓度的n⁺型半导体区域11a。n⁺型半导体区域11a比n^-型半导体区域10a的接合深度更深、且杂质浓度更高。

在控制栅电极CG的漏极区域侧的侧壁上以及存储栅电极MG的源极区域侧的侧壁上形成有由氧化硅膜、氮化硅膜或这些膜的层叠膜等的绝缘膜构成的侧墙间隔件(侧壁绝缘膜)SW。

构成源极用的半导体区域MS的n^-型半导体区域10a自对准地形成于存储栅电极MG的侧面，n⁺型半导体区域11a自对准地形成于侧墙间隔件SW的侧面。因此，低浓度的n^-型半导体区域10a形成在存储栅电极MG的侧壁上的侧墙间隔件SW之下，高浓度的n⁺型半导体区域11a形成在低浓度的n^-型半导体区域10a的外侧。

构成漏极用半导体区域MD的n^-型半导体区域10a自对准地形成在控制栅电极CG的侧面，n⁺型半导体区域11a自对准地形成在侧墙间隔件SW的侧面。因此，低浓度的n^-型半导体区域10a形成在控制栅电极CG的侧壁上的侧墙间隔件SW之下，高浓度的n⁺型半导体区域11a形成在低浓度的n^-型半导体区域10a的外侧。因此，低浓度的n^-型半导体区域10a形成为与作为控制晶体管的沟道区域的p型阱PWl相邻。

在存储栅电极MG下的栅绝缘膜GIm之下形成有存储晶体管的沟道区域，在控制栅电极CG下的栅绝缘膜GIt之下形成有控制晶体管的沟道区域。

在n⁺型半导体区域11a上即n⁺型半导体区域11a的上表面通过自对准硅化物(Salicide:Self Aligned Silicide)技术等形成有金属硅化物层(硅化物层)12。金属硅化物层12例如由钴硅化物层、镍硅化物层或添加有铂的镍硅化物层等形成。能够通过金属硅化物层12，降低扩散电阻、接触电阻。此外，金属硅化物层12也形成于存储栅电极MG上以及盖层CP2上。

接着，具体说明形成于外围电路区域B2的p沟道型高耐压MISFETQH的结构。

在外围电路区域B2，半导体器件具有活性区域APH和元件分离区域2。元件分离区域2的结构以及功能如上所述。活性区域APH由元件分离区域2规定即划分，通过元件分离区域2与其他活性区域电分离，在活性区域APH形成有n型阱NWl。即，活性区域APH是形成有n型阱NWl的区域。n型阱NWl是具有n型导电性的半导体区域。

如图2所示，高耐压MISFETQH具有由p-型半导体区域10c以及p+型半导体区域11c形成的半导体区域、形成在n型阱NWl上的栅绝缘膜GIH和形成在栅绝缘膜GIH上的栅电极GEH。p-型半导体区域10c以及p+型半导体区域11c形成在半导体衬底1的n型阱NWl的上层部。p-型半导体区域10c以及p+型半导体区域11c具有与n型导电性相反的导电性即p型导电性。

栅绝缘膜GIH发挥MISFETQH的栅绝缘膜的功能。栅绝缘膜GIH由绝缘膜4形成。绝缘膜4由氧化硅膜、氮化硅膜、氮氧化硅膜或者相对介电常数比氮化硅膜高的高介电常数膜即所谓的High-k膜形成。由High-k膜形成的绝缘膜4能够使用例如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜等金属氧化物膜。

栅电极GEH由导体膜5形成。导体膜5由例如掺入有p型杂质的多晶硅膜即p型多晶硅膜等形成。

由p-型半导体区域10c以及p+型半导体区域11c构成的半导体区域是掺入有p型杂质的源极用以及漏极用半导体区域(源极区域以及漏极区域)，具有DDD(Double Diffused Drain：双扩散漏极)结构。即，p+型半导体区域11c比p-型半导体区域10c的接合深度更浅且杂质浓度更高。

在栅电极GEH的侧壁上形成有由氧化硅膜、氮化硅膜或这些的层叠膜等绝缘膜形成的侧墙间隔件SW。

在p+型半导体区域11c上即p+型半导体区域11c的上表面通过自对准硅化物技术等形成有金属硅化物层12。此外，金属硅化物层12也形成在栅电极GEH上。

接着，具体说明形成于外围电路区域B1的n沟道型低耐压MISFETQL的结构。

在外围电路区域Bl，半导体器件具有活性区域APL和元件分离区域2。元件分离区域2的构造以及功能如上所述。活性区域APL由元件分离区域2规定即划分，通过元件分离区域2与其他的活性区域电分离，在活性区域APL形成有p型阱PW2。即，活性区域APL是形成有p型阱PW2的区域。p型阱PW2是具有p型导电性的半导体区域。

如图2所示，低耐压MISFETQL具有由n^-型半导体区域10b以及n⁺型半导体区域11b构成的半导体区域、形成在p型阱PW2上的栅绝缘膜GIL和形成在栅绝缘膜GIL上的栅电极GEL。n^-型半导体区域10b以及n⁺型半导体区域11b形成在半导体衬底1的p型阱PW2的上层部。n^-型半导体区域10b以及n⁺型半导体区域11b具有与p型导电性相反的导电性即n型导电性。

栅绝缘膜GIL发挥MISFETQL的栅绝缘膜的功能。栅绝缘膜GIL由绝缘膜3形成。另外，栅电极GEL由导体膜5形成。

由n^-型半导体区域10b以及n⁺型半导体区域11b形成的半导体区域是掺入有n型杂质的源极用以及漏极用半导体区域(源极区域以及漏极区域)，与存储单元MC的半导体区域MS以及MD同样地，具有LDD构造。即，n⁺型半导体区域11b比n^-型半导体区域10b的接合深度更深且杂质浓度更高。

在栅电极GEL的侧壁上形成有由氧化硅膜、氮化硅膜或这些的层叠膜等绝缘膜构成的侧墙间隔件SW。

在n⁺型半导体区域11b上即在n⁺型半导体区域11b的上表面通过自对准硅化物技术等形成有金属硅化物层12。此外，金属硅化物层12也形成在栅电极GEL上。

优选地，高耐压MISFETQH的栅电极长度比低耐压MISFETQL的栅电极长度更长。另外，高耐压MISFETQH的驱动电压比低耐压MISFETQL的驱动电压更高，高耐压MISFETQH的耐压比低耐压MISFETQL的耐压更高。

优选地，栅绝缘膜GIH的膜厚比栅绝缘膜GIL的膜厚更厚。由此，能够使高耐压MISFETQH的驱动电压高于低耐压MISFETQL的驱动电压。

另外，在上述的例子中，利用控制晶体管的栅绝缘膜GIt的膜厚与低耐压MISFETQL的栅绝缘膜GIL的膜厚相等的例子进行了说明，还可以将控制晶体管的栅绝缘膜GIt的膜厚设为比低耐压MISFETQL的栅绝缘膜GIL的膜厚更厚。

而且，以覆盖存储单元MC、MISFETQL以及MISFETQH的方式形成有层间绝缘膜13。层间绝缘膜13例如由双层构造的氧化硅膜的层叠膜形成，或者由氮化硅膜与氮化硅膜上的双层构造的氧化硅膜的层叠膜形成。并且，层间绝缘膜13的上表面被平坦化。例如，能够在利用CMP(Chemical Mechanical Polishing：化学机械抛光)法使下层的氧化硅膜的表面变得平坦之后，堆积上层的氧化硅膜来形成双层构造的氧化硅膜。

在层间绝缘膜13形成有接触孔CNT，在接触孔CNT内埋入有作为导电体部的导电性的插塞电极PG。

插塞电极PG由形成在接触孔CNT的底部以及侧壁上即侧面上的薄的屏障导体膜和以埋入接触孔CNT的方式形成在该屏障导体膜上的主导体膜形成。在图2中，为了简化附图，将构成插塞电极PG的屏障导体膜以及主导体膜作为一体来示出。此外，构成插塞电极PG的屏障导体膜能够形成为例如钛(Ti)膜、氮化钛(TiN)膜或这些的层叠膜，主导体膜能够形成为钨(W)膜。

在形成有插塞电极PG的层间绝缘膜13上形成有金属布线MW。金属布线MW例如是钨(W)布线或铝(A1)布线。另外，例如也能够为以铜(Cu)为主导电材料的铜布线。

接着，使用图3～图6说明层叠型电容元件CSA的结构。

如图3所示，层叠型电容元件CSA具有如下的构造，即，在纵向(Y方向)具有长边的长方形的电容电极CE1A、在纵向具有长边的长方形的电容电极CE2A以及在横向(X方向)具有长边的长方形的电容电极CE3A层叠而成的构造。在作为电容电极CE1A的n型阱NW2的中央部配置有活性区域ACl，在活性区域ACl的两侧配置有活性区域AC2以及AC2。活性区域ACl具有沿着Y方向延伸的长方形的形状。活性区域AC2是用于向构成电容电极CE1A的n型阱NW2供给期望的电位的区域。也就是说，如图3所示，在活性区域AC2上配置有金属布线MW3以及MW4，n型阱NW2经由插塞电极PG与金属布线MW3以及MW4电连接。向金属布线MW3以及MW4供给相等的电位。

在图3的纸面的X方向以及Y方向上，以完全覆盖活性区域ACl的方式配置有电容电极CE2A(CE21A)。电容电极CE2A形成在活性区域ACl上。电容电极CE2A形成为子电极CE21A与隔着绝缘膜6(未图示)配置在子电极CE21A上的子电极CE22A的层叠构造。子电极CE21A以及CE22A具有在图3中用粗线(外侧)示出的长方形的形状。该子电极CE21A完全覆盖活性区域ACl。也就是说，在X方向以及Y方向上，子电极CE21A的长度(宽度)分别大于活性区域ACl的长度(宽度)。

如上所述，子电极CE22A具有与子电极CE21A相同的形状(外形)，但是在子电极CE22A上形成有多个狭缝SLl，在狭缝SLl的内部，子电极CE21A的上表面露出。在图3中，狭缝SLl也用粗线(内侧)示出，狭缝SLl具有沿着Y方向延伸的长方形的形状。也就是说，子电极CE22A由以夹着狭缝SLl的方式配置在狭缝SL1的两侧且沿着Y方向延伸的4个格子GRy和在Y方向上规定狭缝SLl的端部且沿着X方向延伸的2个格子GRx构成。沿着Y方向延伸的4个格子GRy，在各自的端部与沿着X方向延伸的2个格子GRx连接。2个格子GRx以及4个格子GRy形成为一体构造。在此，狭缝SLl的个数不限于3个。另外，在实施方式1中，X方向上的狭缝SLl的宽度(WSL1)以及格子GRy的宽度(WGRy)分别为90nm。

另外，在沿着X方向延伸的2个格子GRx的上部配置有金属布线MWl以及MW2，子电极CE21A以及CE22A经由插塞电极PG与金属布线MWl以及MW2电连接。向金属布线MWl以及MW2供给相等的电位。

在电容电极CE2A上，电容电极CE3A以与多个狭缝SLl交叉的方式沿着X方向延伸。在电容电极CE3A的上部配置有金属布线MW3以及MW4，电容电极CE3A经由插塞电极PG与金属布线MW3以及MW4电连接。也就是说，电容电极CE1A与电容电极CE3A电连接。

接着，使用图4说明层叠型电容元件CSA的截面构造。图4是沿着图3的X1-Xl’的要部剖视图。

在外围电路区域Cl中，在半导体衬底1的表面形成有元件分离区域2和由元件分离区域2规定的活性区域ACl，在活性区域ACl和元件分离区域2下形成有n型阱NW2。n型阱NW2是具有n型导电性的半导体区域。n型阱NW2构成电容电极CE1A。n型阱NW2可以与形成有p型高耐压MISFETQH的n型阱NWl通过同一工序形成。

在活性区域ACl上隔着电容绝缘膜(电介质膜)CZ1A形成有电容电极CE2A。电容绝缘膜CZ1A形成在活性区域ACl的整个区域，电容电极CE2A(尤其是子电极CE21A)完全覆盖活性区域ACl，延伸到与活性区域ACl相邻的元件分离区域2上。电容绝缘膜CZ1A由绝缘膜4构成，绝缘膜4由与高耐压MISFETQH的栅绝缘膜GIH同层的绝缘膜形成。第二电容电极CE2A形成为子电极CE21A与子电极CE22A的层叠构造，但是子电极CE22A隔着绝缘膜6配置在子电极CE21A上。子电极CE21A由前述的导体膜5构成，子电极CE22A由前述的导体膜7构成。子电极CE22A具有由多个狭缝SLl规定的或由子电极CE22A的端部和狭缝SLl规定的凸台形状的凸台部(凸台状部)。凸台部是相当于前述的沿着Y方向延伸的格子GRy的部分。凸台部具有上表面和侧面。并且，在相邻的凸台部之间即在狭缝SLl内，绝缘膜6被去除，因此，子电极CE21A的上表面从子电极CE22A以及绝缘膜6露出。从子电极CE21A来看，上述凸台部也能够称为突起部。也就是说，电容电极CE2A由板状的子电极CE21A和隔着绝缘膜6安装于该子电极CE21A之上的突起部(凸台部或格子GRy)构成，突起部(凸台部或格子GRy)具有上表面和侧面，子电极CE21A的上表面在相邻的2个突起部之间的区域露出。也能够用第二电容电极CE2A的凹部来表示子电极CE22A的狭缝SLl部，用第二电容电极CE2A的凸部来表示子电极CE22A的突起部。

电容绝缘膜(电介质膜)CZ2A形成为覆盖电容电极CE2A的上表面以及侧面。也就是说，电容绝缘膜CZ2A沿着子电极CE22A的上表面以及侧面、子电极CE21A的从绝缘膜6露出的上表面以及子电极CE2lA的侧面形成。并且，电容绝缘膜CZ2A与子电极CE22A的上表面以及侧面、和子电极CE21A的从绝缘膜6露出的上表面以及子电极CE21A的侧面接触。电容绝缘膜CZ2A由绝缘膜8形成。

电容电极CE3A以覆盖电容电极CE2A的上表面以及侧面的方式，与电容电极CE2A相对地形成在电容绝缘膜CZ2A上。电容电极CE3A与子电极CE22A的凸台部的上表面相对，在狭缝SLl内，与子电极CE21A的上表面以及子电极CE22A的侧面相对。电容电极CE3A从狭缝SLl内连续地延伸到子电极CE22A上。而且，在电容电极CE2A的端部，电容电极CE3A与子电极CE21A以及CE22A的侧面相队。电容电极CE3A和电容绝缘膜CZ2A具有相同的平面形状。另外，在由导体膜9构成的电容电极CE3A的上表面形成有金属硅化物层12，在电容电极CE2A的外侧，电容电极CE3A经由插塞电极PG与金属布线MW3以及MW4连接。

层叠型电容元件CSA具有：第一电容，由电容电极CE1A、电容绝缘膜CZ1A以及电容电极CE2A构成；和第二电容，由电容电极CE2A、电容绝缘膜CZ2A以及电容电极CE3A构成。并且，如图3所示，第一电容和第二电容并列连接。

在子电极CE22A上设置有狭缝SLl，凸台部的侧面(侧壁)也用作电容元件，从而能够在不增加电容元件的平面尺寸的情况下，增加第二电容的容量值。换言之，通过将子电极CE22A形成为上述构造，能够缩小具有希望的容量值的层叠型电容元件CSA的平面尺寸。

图5是沿着图3的Y1-Yl’的要部剖视图。如图5所示，在子电极CE22A的狭缝SLl内，在子电极CE21A上隔着电容绝缘膜CZ2A形成有电容电极CE3A。在电容电极CE2A的端部，在子电极CE21A上隔着绝缘膜6配置有子电极CE22A的格子GRx，在子电极CE22A的格子GRx与电容电极CE3A之间的区域，子电极CE21A的上表面露出。在子电极CE21A的上表面形成有金属硅化物层12，金属布线MWl或MW2经由插塞电极PG以及金属硅化物层12与子电极CE21A电连接。另外，插塞电极PG也与形成在子电极CE22A的上表面的金属硅化物层12连接。也就是说，金属布线MWl或MW2经由设置于层间绝缘膜13的接触孔CNT内所形成的插塞电极PG与子电极CE21A以及CE22A电连接。

以上示出了子电极CE21A以及CE22A通过形成于一个接触孔CNT的插塞电极PG与金属布线MWl或MW2连接的例子，但是可以分体形成与子电极CE21A以及CE22A连接的插塞电极PG。

图6是沿着图3的Y2-Y2’的要部剖视图。如图6所示，在半导体衬底1的表面形成有构成电容电极CE1A的n型阱NW2，在活性区域ACl上隔着电容绝缘膜(电介质膜)CZ1A形成有电容电极CE2A，在电容电极CE2A上隔着电容绝缘膜(电介质膜)CZ2A形成有电容电极CE3A。

<半导体器件的制造方法>

图7到图17是实施方式1的半导体器件的制造工序中的要部剖视图。图7到图17示出了存储单元区域A的存储单元MC、外围电路区域B1的低耐压MISFETQL以及外围电路区域Cl的层叠型电容元件CSA的X1-Xl’截面。

图7示出了半导体衬底的准备工序。半导体衬底1是由例如电阻率为1～10Qcm左右的p型单晶硅等形成的半导体晶圆。在半导体衬底1上形成有p型阱PW1、PW2以及n型阱NW2。而且，在半导体衬底1的表面形成有元件分离区域2，通过元件分离区域2规定(划分)活性区域AMC、APL以及AC1。元件分离区域2是绝缘体，由氧化硅膜等构成。

接着，图8示出绝缘膜3以及4、导体膜5、绝缘膜6以及导体膜7的形成工序。在绝缘膜3以及4的形成工序，在活性区域AMC以及APL，在半导体衬底1的表面上形成绝缘膜3，在活性区域AC1中，在半导体衬底1的表面上形成绝缘膜4。绝缘膜3以及4是通过CVD(Chemical Vapor Deposition：化学气相沉积)法、ALD(Atomic Layer Deposition：原子层沉积)法、热氧化法或这些方法的组合来形成的。绝缘膜3或4在通过CVD法或ALD法形成的情况下，形成在活性区域AMC、APL以及AC1和元件分离区域2上，但是在通过热氧化法形成的情况下，仅形成于活性区域AMC、APL以及AC1。

绝缘膜4的膜厚设为比绝缘膜3的膜厚更厚，但耐压性好。为了减少半导体器件的制造工序数量，优选绝缘膜4与前述的高耐压MISFETQH的栅绝缘膜GIH通过同一工序形成。另外，优选n型阱NW2也与前述的n型阱NW1通过同一工序形成。

在导体膜5、绝缘膜6以及导体膜7的形成工序中，在存储单元区域A、外围电路区域B1以及C1，在绝缘膜3或4上依次形成导体膜5、绝缘膜6以及导体膜7。导体膜5以及7是多晶硅膜，使用CVD法形成。导体膜5的膜厚为50～60nm，导体膜7的膜厚为50～100nm。另外，为了使导体膜5与导体膜7绝缘而设置绝缘膜6，绝缘膜6的膜厚为5～15nm。

接着，图9示出了导体膜5、绝缘膜6以及导体膜7的加工(图案成形)工序。在该工序中，例如使用光刻以及蚀刻，对导体膜7、绝缘膜6以及导体膜5进行图案成形。

首先，在导体膜7上形成抗蚀膜PR1。抗蚀膜PR1具有覆盖存储单元区域A中的用于形成控制栅电极CG的予定区域且使除此之外的部分露出的图案。而且，抗蚀膜PR1图案为，覆盖外围电路区域B1，覆盖外围电路区域C1中的要形成电容电极CE2A的予定区域并使除此之外的部分露出。

接着，将抗蚀膜PR1作为蚀刻掩膜，例如通过各向异性干法蚀刻等进行蚀刻来对导体膜7、绝缘膜6以及导体膜5进行图案成形。由此，在存储单元区域A，形成由导体膜7形成的盖层CP2、由绝缘膜6形成的盖绝缘膜CP1以及由导体膜5形成的控制栅电极CG，而且形成由控制栅电极CG与半导体衬底1的p型阱PW1之间的绝缘膜3形成的栅绝缘膜GIt。即，控制栅电极CG在存储单元区域A，隔着栅绝缘膜GIt形成在半导体衬底1的p型阱PW1上。并且，在控制栅电极CG上隔着盖绝缘膜CP1形成有盖层CP2。

另外，在外围电路区域C1，由导体膜5形成的子电极CE21A以及由绝缘膜4形成的电容绝缘膜CZ1A形成为与抗蚀膜PRl的图案相同的图案。导电膜5上的绝缘膜6以及导电膜7被加工为与子电极CE21A相同的平面形状。外围电路区域Cl的抗蚀膜PRl的图案对应于在图3中用粗线(外侧)表示的子电极CE21A的矩形图案。在导体膜5、绝缘膜6以及导体膜7的加工(图案成形)工序后，去除抗蚀膜PRl。

接着，图10示出了子电极CE22A的形成工序。在该工序中，例如使用光刻以及蚀刻对导体膜7以及绝缘膜6进行图案成形。

首先，在导体膜7上形成抗蚀膜PR2。抗蚀膜PR2具有覆盖存储单元区域A且使外围电路区域B1露出的图案。而且，抗蚀膜PR2的图案为，在外围电路区域Cl中覆盖子电极CE22A的凸台部并使除此之外的部分露出。

接着，将抗蚀膜PR2用作蚀刻掩膜，例如通过各向异性干法蚀刻等来对导体膜7以及绝缘膜6进行蚀刻以进行图案成形。由此，在外围电路区域B1，导体膜5上的绝缘膜6以及导体膜7被去除，导体膜5的上表面露出。在外围电路区域C1，在子电极CE22A形成多个狭缝SLl，在狭缝SLl之间以及狭缝SLl的端部形成凸台部。在狭缝SLl内，子电极CE21A上的绝缘膜6被去除，子电极CE21A的上表面露出。外围电路区域Cl的抗蚀膜PR2的图案对应于在图3中用粗线(外侧)表示的子电极CE22A的格子状图案。在子电极CE22A的形成工序后，去除抗蚀膜PR2。

此外，在对导体膜7进行各向异性干法蚀刻时，绝缘膜6能够发挥蚀刻阻挡膜的功能，所以能够防止或减少导体膜7的蚀刻工序中导体膜5的洼陷，从而能够减少第二电容元件的容量值的偏差。

接着，图11示出了绝缘膜8的形成工序。在存储单元区域A以及外围电路区域Bl、C1，在半导体衬底1的主面形成存储晶体管的栅绝缘膜GIm用的绝缘膜8。此时，在存储单元区域A中，绝缘膜8形成在露出的部分的半导体衬底1的主面、控制栅电极CG以及盖绝缘膜CP1的侧面和盖层CP2的上表面以及侧面。另外，绝缘膜8形成留在外围电路区域B1上的部分的导体膜5的上表面上。在外围电路区域Cl，绝缘膜8形成在子电极CE22A的上表面上以及侧面上、在子电极CE21A的狭缝SLl内露出的子电极CE21A的上表面上以及子电极CE21A的侧面上。

绝缘膜8由从半导体衬底1侧依次形成的下侧的氧化硅膜、氮化硅膜以及上侧的氧化硅膜的层叠膜形成。下侧的氧化硅膜能够在例如1000～1100℃左右的温度下，通过热氧化法或ISSG氧化法等形成。氮化硅膜以及上侧的氧化硅膜能够通过例如CVD法形成。绝缘膜8的膜厚(T8)为15nm左右。在此，优选狭缝SLl的宽度足够宽，以便于在狭缝SLl内形成绝缘膜8时，不会填满狭缝SLl，而使下一工序的导体膜9进入到狭缝SLl的内部。

接着，图12示出了存储栅电极MG的形成工序。首先，在存储单元区域A、外围电路区域B1以及C1，在绝缘膜8上形成导体膜9。导体膜9是多晶硅膜，使用CVD法形成。导体膜9的膜厚为50～60nm。如图12所示，在外围电路区域C1，狭缝SL1的宽度足够宽，因此即使在子电极CE22A的狭缝SL1内形成有绝缘膜8之后，也能在狭缝SL1的底部埋入导体膜9。在狭缝SL1内，导体膜9与形成于子电极CE21A的上表面上的绝缘膜8接触。

接着，在导体膜9上形成抗蚀膜PR3。抗蚀膜PR3具有使存储单元区域A以及外围电路区域B1露出的图案。并且，在外围电路区域C1中，具有覆盖形成电容电极CE3A的予定区域并使除此之外的部分露出的图案。在本实施方式1中，为了还在子电极CE22A上形成电容电极CE3A，抗蚀膜PR3覆盖电容电极CE2A的狭缝SL1部以及凸台部。

接着，将抗蚀膜PR3用作蚀刻掩膜，例如通过各向异性干法蚀刻等来对导体膜9进行蚀刻以进行图案成形。然后，如图12所示，在存储单元区域A，在控制栅电极CG的两侧的侧壁中的第一侧即配置有与该控制栅电极CG相邻的存储栅电极MG的一侧的侧壁上，隔着绝缘膜8形成由残留为侧墙间隔状的导体膜9形成的存储栅电极MG。另外，在控制栅电极CG的两侧的侧壁中的第一侧的相反侧，即配置于与该控制栅电极CG相邻的存储栅电极MG一侧的相反侧的侧壁上，隔着绝缘膜8形成由残留为侧墙间隔状的导体膜9形成的间隔件SP。

在控制栅电极CG上隔着盖绝缘膜CP1形成有盖层CP2。存储栅电极MG沿着由控制栅电极CG、盖绝缘膜CP1以及盖层CP2形成的层叠体的侧壁形成，所以能够防止存储栅电极MG的高度变低的情况。

在外围电路区域B1，形成于绝缘膜8上的导体膜9被去除，使绝缘膜8露出。

在外围电路区域C1，如图12所示，形成有由导体膜9形成的电容电极CE3A。外围电路区域C1的抗蚀膜PR3的图案相当于图3中的电容电极CE3A的矩形图案，通过上述各向异性干法蚀刻形成电容电极CE3A的矩形图案。但是，在从图3的电容电极CE3A的矩形图案突出的电容电极CE2A的侧壁残存有侧墙间隔状的导体膜9。

接着，图13示出了间隔件SP的去除工序。在该工序中，例如使用光刻以及蚀刻去除间隔件SP。

首先，在存储单元区域A，形成覆盖存储栅电极MG的抗蚀膜PR4，通过湿式蚀刻法去除间隔件SP。抗蚀膜PR4覆盖外围电路区域B1，并且在外围电路区域C1中，覆盖电容电极CE3A整体。外围电路区域C1的抗蚀膜PR4的图案为将图3的电容电极CE3A的图案稍微扩大了的图案，将该抗蚀膜PR4作为掩膜，去除前述的在电容电极CE2A的侧壁残存的侧墙间隔状的导体膜9。间隔件SP与导体膜9的去除在同一工序中进行。这样，电容电极CE3A的图案成形完成。在间隔件SP的去除工序完成之后，去除抗蚀膜PR4。

接着，进行绝缘膜8的去除工序。将导体膜9作为掩膜，利用湿式蚀刻法去除从导体膜9露出的区域的绝缘膜8。也就是说，在存储单元区域A，在由控制栅电极CG、盖绝缘膜CP1以及盖层CP2形成的层叠体与存储栅电极MG之间以及存储栅电极MG与半导体衬底1之间留下绝缘膜8，将除此之外部分的绝缘膜8去除。在外围电路区域B1，导体膜5上的绝缘膜8被去除，导体膜5的上表面露出。在外围电路区域C1，仅在电容电极CE3A下留下绝缘膜8，将除此之外的绝缘膜8去除。留下平面形状与电容电极CE3A的平面形状相同的绝缘膜8，构成电容绝缘膜CZ2A。

接着，图14示出栅电极GEL的形成工序。在该工序，例如使用光刻以及蚀刻对导体膜5进行图案成形。在外围电路区域B1，形成抗蚀膜PR5，该抗蚀膜PR5具有覆盖形成栅电极GEL的予定区域且使除此之外的部分露出的图案。然后，将抗蚀膜PR5作为掩膜，对导体膜5实施干式蚀刻，来形成栅电极GEL。抗蚀膜PR5覆盖存储单元区域A以及外围电路区域C1的整个区域。

接着，图15示出了n^-型半导体区域10a以及10b的形成工序。将控制栅电极CG、存储栅电极MG、栅电极GEL以及元件分离膜2用作掩膜，将例如砷(As)或磷(P)等n型杂质掺入半导体衬底1的p型阱PW1以及PW2，来形成n^-型半导体区域10a以及10b。

此时，在存储单元区域A，n^-型半导体区域10a自对准地形成于存储栅电极MG的侧面或控制栅电极CG的侧面。而且，在外围电路区域B1，n^-型半导体区域10b自对准地形成于栅电极GEL的侧面。

接着，图16示出了侧墙间隔件SW、n⁺型半导体区域11a以及11b的形成工序。如图16所示，在控制栅电极CG的侧壁上、存储栅电极MG的侧壁上、栅电极GEL的侧壁上以及电容电极CE3A的侧壁上形成侧墙间隔件SW。该侧墙间隔件SW由氧化硅膜、氮化硅膜或两者的层叠膜等绝缘膜构成。

接着，使用离子注入法等形成n⁺型半导体区域11a以及11b。将控制栅电极CG、存储栅电极MG以及栅电极GEL、它们的侧壁上的侧墙间隔件SW和元件分离膜2用作掩膜，将例如砷(As)或磷(P)等n型杂质掺入半导体衬底1的p型阱PW1以及PW2。由此，形成n⁺型半导体区域11a以及11b。

另外，虽未图示，在与上述的n⁺型半导体区域11a以及11b形成工序相同的工序中，在图3的活性区域AC2内也形成n⁺型半导体区域。

此时，在存储单元区域A中，n⁺型半导体区域11a自对准地形成在存储栅电极MG的侧壁上或控制栅电极CG的侧壁上的侧墙间隔件SW上。而且，在外围电路区域B1中，n⁺型半导体区域11b自对准地形成在栅电极GEL的两侧壁上的侧墙间隔件SW上。

接着，图17示出了金属硅化物层12、层间绝缘膜13、插塞电极PG、金属布线MW、MW3以及MW4的形成工序。首先，如图17所示，形成金属硅化物层12。通过进行公知的自对准多晶硅化物工艺，在n⁺型半导体区域11a以及11b、盖层CP2、存储栅电极MG、栅电极GEL、电容电极CE3A的上表面形成金属硅化物层12。另外，如图5或图6所示，金属硅化物层12还形成于子电极CE21A以及CE22A的露出区域。

接着，如图17所示，以覆盖存储单元MC、低耐压MISFETQL以及层叠型电容元件CSA的方式形成层间绝缘膜13。例如，在以覆盖存储单元MC、低耐压MISFETQL以及层叠型电容元件CSA的方式形成下层的氧化硅膜之后，通过CMP法进行使下层的氧化硅膜的表面平坦的处理，然后形成上层的氧化硅膜，由此形成表面平坦的层间绝缘膜13。

接着，在层间绝缘膜13上形成使金属硅化物层12的表面露出的接触孔CNT，在接触孔CNT内形成插塞电极PG。

接着，在层间绝缘膜13上以与插塞电极PG接触的方式形成金属布线MW、MW3以及MW4。当然，也同时形成图5所示的金属布线MW1以及MW2。

<半导体器件以及其制造方法的特征>

半导体器件所具有的存储单元具有：控制栅电极CG，隔着栅绝缘膜GIt形成在半导体衬底1上；盖层CP2，隔着盖绝缘膜CP1形成在控制栅电极CG上；以及存储栅电极MG，隔着栅绝缘膜GIm形成在半导体衬底1上。外围电路区域C1的电容元件具有：电容电极CE2A，由子电极CE21A和子电极CE22A构成，该子电极CE22A由在子电极CE21A以规定的间隔配置且具有上表面以及侧面的凸台部(突起部)形成；电容绝缘膜CZ2A，沿着子电极CE21A的上表面以及子电极CE22A的上表面以及侧面形成；以及电容电极CE3A，形成在电容绝缘膜CZ2A上。并且，控制栅电极CG以及子电极CE21A由导体膜5形成，盖层CP2以及子电极CE22A由导体膜7形成，存储栅电极MG和电容电极CE3A由导体膜9形成。

将子电极CE22A的侧面作为电容元件的容量部，由此，能够使在俯视时电容元件的单位面积的容量值增加，能够使电容元件小型化。

在子电极CE22A的上表面隔着电容绝缘膜CZ2A还配置有电容电极CE3A，从而能够使电容元件的容量值进一步增加。

在盖层CP2的上表面以及存储栅电极MG的上表面分别形成有金属硅化物层12，即使双方的金属硅化物层12短路，盖层CP2也通过盖绝缘膜CP1而与控制栅电极CG绝缘，因此能够防止存储栅电极MG与控制栅电极CG短路。另外，能够实现存储栅电极MG的低电阻。

通过在电容电极CE2A下隔着电容绝缘膜CZ1A形成电容电极CE1A(n型阱NW2)，能够实现由第一电容和第二电容形成的层叠型电容元件CSA，其中，第一电容由电容电极CE1A、电容绝缘膜CZ1A以及电容电极CE2A构成，第二电容由电容电极CE2A、电容绝缘膜CZ2A以及电容电极CE3A构成，从而能够使层叠型电容元件CSA的单位面积的容量值增加。

另外，半导体器件所具有的存储单元具有：控制栅电极CG，隔着栅绝缘膜GIt形成在半导体衬底1上；盖层CP2，隔着盖绝缘膜CP1形成在控制栅电极CG上；以及存储栅电极MG，隔着栅绝缘膜GIm形成在半导体衬底1上。外围电路区域B1的MISFET具有栅电极GEL。外围电路区域Cl的电容元件具有：电容电极CE2A，由板状的子电极CE21A和子电极CE22A构成，该子电极CE22A由在子电极CE21A上以规定的间隔配置且具有上表面以及侧面的凸台部(突起部)形成；电容绝缘膜CZ2A，沿着子电极CE21A的上表面以及子电极CE22A的上表面以及侧面形成；以及电容电极CE3A，形成在电容绝缘膜CZ2A上。并且，控制栅电极CG、栅电极GEL以及子电极CE21A由导体膜5形成，盖层CP2以及子电极CE22A由导体膜7形成，存储栅电极MG和电容电极CE3A由导体膜9形成。

通过将子电极CE22A的侧面形成为电容元件的容量部，能够使在俯视时电容元件的单位面积的容量值增加，从而能够使电容元件小型化。

另外，通过设置盖层CP2，能够在不影响控制栅电极CG的膜厚的情况下确保存储栅电极MG的高度。因此，能够防止因存储栅电极MG的高度变低而引起的存储晶体管的阈值电压偏差。顺带说明，存储晶体管的阈值电压偏差是在源极区域或漏极区域的n⁺型半导体区域11a的离子注入工序中，杂质穿过存储栅电极MG注入到半导体衬底1的表面而产生的。

并且，通过设置盖层CP2，能够使控制栅电极CG的膜厚变薄，同时，能够使形成栅电极GEL的导体膜5的膜厚变薄，因此能够实现栅电极GEL的微小加工，从而使外围电路区域B1小型化。此外，能够以同样的理由使外围电路区域B2小型化。

也就是说，为了实现电容元件的容量值的增加以及栅电极GEL的微小化，优选使盖层CP2的膜厚与控制栅电极CG的膜厚相等，或者，使盖层CP2的膜厚比控制栅电极CG的膜厚更厚。

另外，在子电极CE21A和子电极CE22A的突起部之间具有绝缘膜6。根据该结构，能够防止突起部间的子电极CE21A洼陷或导体膜7的蚀刻残留，因此能够降低电容元件的容量值偏差。

(实施方式2)

实施方式2是实施方式1的变形例，在该实施方式2中，层叠型电容元件的构造以及制法不同。对与实施方式1通用的结构标注相同的附图标记，并省略说明。在实施方式2中，形成层叠型电容元件CSB，电容电极以及电容绝缘膜的附图标记的最后一位标为“B”。另外，形成有层叠型电容元件CSB的外围电路区域设为“C2”。在实施方式2中，电容电极CE3B仅形成在子电极CE22B的狭缝SL2内，而未形成于子电极CE22B的上表面。

图18是实施方式2的层叠型电容元件的要部俯视图，图19是沿着图18的X2-X2’的要部剖视图，图20是沿着图18的Y3-Y3’的要部剖视图，图21是沿着图18的Y4-Y4’的要部剖视图。

如图18所示，层叠型电容元件CSB具有在纵向(Y方向)上具有长边的长方形的电容电极CE1B、在纵向上具有长边的长方形的电容电极CE2B以及在横向(X方向)上具有长边的长方形的电容电极CE3B层叠而成的构造。电容电极CE1B以及电容电极CE2B的子电极CE21B与实施方式1的电容电极CE1A以及电容电极CE2A的子电极CE21A相同。

在图18中，电容电极CE2B的子电极CE22B具有用粗线示出的梳齿形状。在X方向上，在子电极CE22B的两侧配置有虚设图案(dummy pattern)DP(用粗线表示)。如图18所示，电容电极CE3B具有沿着X方向延伸的矩形图案，其与子电极CE22B的格子GRy以及虚设图案DP重叠。但是，在后面叙述中，在子电极CE22B的格子GRy以及虚设图案DP上不存在电容电极CE3B。

层叠型电容元件CSB具有：第一电容，由电容电极CE1B、电容绝缘膜CZ1B以及电容电极CE2B构成；以及第二电容，由电容电极CE2B、电容绝缘膜CZ2B以及电容电极CE3B构成。并且，如图18所示，第一电容和第二电容并列连接。

使用图19，说明层叠型电容元件CSB的截面构造。在由板状的子电极CE21B和电极CE22B形成的电容电极CE2B上隔着电容绝缘膜CZ2B形成有电容电极CE3B，其中，电极CE22B具有由狭缝SL2规定的凸台部。电容电极CE3B仅形成于狭缝SL2内，未延伸到子电极CE22B的上表面上。也就是说，电容绝缘膜CZ2B在子电极CE22B的侧面上具有端部。

在电容电极CE2B的两端配置有由导体膜5、绝缘膜6以及导体膜7的层叠构造体形成的虚设图案DP，在电容电极CE2B与虚设图案DP之间也形成有电容电极CE3B，在层叠构造体的侧壁上形成有侧墙形状的电容电极CE3B。狭缝SL2内的电容电极CE3B、在电容电极CE2B与虚设图案DP之间的电容电极CE3B以及侧墙形状的电容电极CE3B电连接。并且，侧墙形状的电容电极CE3B经由形成于层间绝缘膜13的接触孔CNT内的插塞电极PG与金属布线MW3或MW4连接。侧墙形状的电容电极CE3B的宽度窄，因此接触孔CNT形成为使侧墙形状的电容电极CE3B和虚设图案DP的一部分形成开口，插塞电极PG与侧墙形状的电容电极CE3B和虚设图案DP的导体膜7接触。

在与插塞电极PG接触的构成侧墙形状的电容电极CE3B的导体膜9和虚设图案DP的导体膜7的上表面形成有金属硅化物层12。但是，电容电极CE2B的子电极CE22B的上表面以及狭缝SL2内的电容电极CE3B的上表面例如被由氧化硅膜形成的绝缘膜14覆盖，未形成金属硅化物层12。通过该构造，能够防止电容电极CE3B与电容电极CE2B短路。

图20是沿着图18的Y3-Y3’的剖视图，在实施方式2中，子电极CE22B呈梳齿形状，金属布线MW1经由插塞电极PG与子电极CE22B以及CE21B连接，但金属布线MW2经由插塞电极PG仅与子电极CE21B连接。

图21是沿着图18的Y4-Y4’的剖视图。在子电极CE22B的侧壁上隔着电容绝缘膜CZ2B形成有侧墙形状的电容电极CE3B。并且，如图18所示，该侧墙形状的电容电极CE3B沿着X方向延伸，与形成于狭缝SL2内且沿着Y方向延伸的电容电极CE3B连接。

接着，说明实施方式2的半导体器件的制造工序，为了避免重复说明，仅说明与上述实施方式1的制造工序不同的工序。

图22对应于实施方式1中图9所示的导体膜5、绝缘膜6以及导体膜7的加工(图案成形)。在导体膜7上形成抗蚀膜PRIB，将抗蚀膜PRIB用作蚀刻掩膜，例如通过各向异性干法蚀刻等对导体膜7、绝缘膜6以及导体膜5进行蚀刻以进行图案成形。形成虚设图案DP这一点与实施方式1不同。

图23对应于实施方式1中图12所示的存储栅电极MG的形成工序。在外围电路区域C2不形成抗蚀膜，而对导体膜9进行各向异性干法蚀刻。并且，如图23所示，在狭缝SL2内，在虚设图案DP与子电极CE21B之间留下导体膜9。并且，在虚设图案DP的侧壁上留下侧墙形状的导体膜9。去除虚设图案DP以及子电极CE22B的上表面的导体膜9，使绝缘膜8露出。

此时，与实施方式1同样地，在从图18的电容电极CE3B的矩形图案突出的电容电极CE2B的侧壁上残存有侧墙间隔状的导体膜9。

图24对应于实施方式1中图13所示的间隔件SP的去除工序。在外围电路区域C2中，抗蚀膜PR4B覆盖电容电极CE3B整体。外围电路区域C2中的抗蚀膜PR4B的图案为将图18的电容电极CE3B的图案稍微扩大了的图案，将该抗蚀膜PR4B作为掩膜，将前述的在电容电极CE2B的侧壁上残存的侧墙间隔状的导体膜9去除。这样，电容电极CE3B的图案成形完成。

图25对应于实施方式1中图17所示的金属硅化物层12、层间绝缘膜13、插塞电极PG、金属布线MW、MW3以及MW4的形成工序。在实施方式2中，由于不存在覆盖子电极CE22B的上表面的电容电极CE3B，所以若进行绝缘膜8的去除工序，则子电极CE22B的上表面露出。因此，关键在于，在形成金属硅化物层12之前，用绝缘膜14覆盖子电极CE22B的上表面以及虚设图案DP与电容电极CE2B之间的电容电极CE3B的上表面。

在形成了金属硅化物层12之后，形成层间绝缘膜13、插塞电极PG、金属布线MW、MW3以及MW4。

根据实施方式2，电容电极CE3B未形成在电容电极CE2B(尤其是子电极CE22B)上，因此例如在存储单元区域A或外围电路区域B1中，能够使形成有对金属布线MW和n⁺型半导体区域的表面的金属硅化物层12进行连接的插塞电极PG的接触孔CNT的深度变浅。因此，能够使接触孔CNT的开口直径变小，从而能够使外围电路区域B1高密度化以及小型化。

以上，基于实施方式具体说明了本发明人作出的发明，但是本发明不限于上述实施方式，当然能够在不脱离其宗旨的范围内进行各种变更。

另外，下面记载了上述实施方式中所记载的内容的一部分。

[附记1]

一种半导体器件的制造方法，其中，半导体器件具有形成于半导体衬底的主面的第一区域的存储单元以及形成于半导体衬底的主面的第二区域的电容元件，

所述存储单元具有隔着第一栅绝缘膜形成于所述半导体衬底的主面上的控制栅电极、所述控制栅电极上的盖绝缘膜、所述盖绝缘膜上的盖层和隔着第二栅绝缘膜形成于所述半导体衬底的主面上的存储栅电极，所述第二栅绝缘膜具有电荷积蓄部，

所述电容元件具有：第一电容电极，由形成于所述半导体衬底的主面上且具有板状的第一图案的第一子电极和形成于所述第一子电极上且具有包括狭缝的第二图案的第二子电极构成；第二电容电极，在俯视时与所述第一电容电极重叠，形成在所述第一电容电极上；以及第一电容绝缘膜，夹在所述第一电容电极与所述第二电容电极之间，

该半导体器件的制造方法包括：

工序(a)，准备具有所述第一区域以及所述第二区域的所述半导体衬底；

工序(b)，在所述半导体衬底的主面上依次形成第一导体膜、第一绝缘膜以及第二导体膜；

工序(c)，通过加工所述第一导体膜、第一绝缘膜以及第二导体膜，而在所述第一区域形成所述控制栅电极、所述盖绝缘膜以及所述盖层，在所述第二区域形成成为所述第一子电极且具有所述第一图案的所述第一导体膜、具有所述第一图案的所述第一绝缘膜以及所述第二导体膜；

工序(d)，对具有所述第一图案的所述第二导体膜进行加工，形成具有所述第二图案的所述第二子电极；

工序(e)，在所述半导体衬底的主面上、所述第一子电极上以及所述第二子电极上形成所述第二栅绝缘膜以及成为所述第一电容绝缘膜的第二绝缘膜；以及

工序(f)，在所述第二绝缘膜上形成第三导体膜之后，通过对所述第三导体膜实施各向异性干法蚀刻，在所述第一区域，在所述半导体衬底的主面上隔着所述第二绝缘膜形成所述存储栅电极，在所述第二区域，在所述狭缝内隔着所述第二绝缘膜形成所述第二电容电极。

[附记2]

在附记1所述的半导体器件的制造方法中，

在所述工序(d)与所述工序(e)之间还具有工序(g)，在工序(g)中，去除所述狭缝内的所述第一绝缘膜，

在所述狭缝内，所述第二绝缘膜与所述第一子电极接触。

[附记3]

在附记1所述的半导体器件的制造方法中，

在所述工序(f)中，使覆盖所述第二子电极的上表面的所述第二绝缘膜露出。

[附记4]

在附记1所述的半导体器件的制造方法中，

在所述工序(f)中，在用掩膜层覆盖所述第二子电极上的所述第三导体膜的状态下，进行所述各向异性干法蚀刻，将所述第二电容电极加工为从所述狭缝内连续地延伸到所述第二子电极上。

[附记5]

一种半导体器件的制造方法，其中，半导体器件具有形成于半导体衬底的主面的第一区域的存储单元、形成于半导体衬底的主面的第二区域的电容元件和形成于半导体衬底的主面的第三区域的MISFET，

所述存储单元具有隔着第一栅绝缘膜形成于所述半导体衬底的主面上的控制栅电极、所述控制栅电极上的盖绝缘膜、所述盖绝缘膜上的盖层和隔着第二栅绝缘膜形成于所述半导体衬底的主面上的存储栅电极，所述第二栅绝缘膜具有电荷积蓄部，

所述电容元件具有：第一电容电极，由形成于所述半导体衬底的主面上且具有板状的第一图案的第一子电极和形成于所述第一子电极上且具有包括狭缝的第二图案的第二子电极构成；第二电容电极，在俯视时与所述第一电容电极重叠，形成在所述第一电容电极上；以及第一电容绝缘膜，夹在所述第一电容电极与所述第二电容电极之间，

所述MISFET具有隔着第三栅绝缘膜形成于所述半导体衬底的主面上的栅电极，

该半导体器件的制造方法包括：

工序(a)，准备具有所述第一区域、所述第二区域以及所述第三区域的所述半导体衬底；

工序(b)，在所述半导体衬底的主面上依次形成第一导体膜、第一绝缘膜以及第二导体膜；

工序(c)，在用第一掩膜层覆盖所述第三区域的状态下，通过加工所述第一导体膜、第一绝缘膜以及第二导体膜，而在所述第一区域形成所述控制栅电极、所述盖绝缘膜以及所述盖层，在所述第二区域形成成为第一子电极且具有所述第一图案所述第一导体膜、具有所述第一图案的所述第一绝缘膜以及所述第二导体膜；

工序(d)，在所述第二区域，对具有所述第一图案的所述第二导体膜进行加工，形成具有所述第二图案的所述第二子电极，在所述第三区域，去除所述第二导体膜以及所述第一绝缘膜；

工序(e)，在所述半导体衬底的主面上、所述第一子电极上以及所述第二子电极上形成成为所述第一电容绝缘膜的第二绝缘膜；

工序(f)，在所述第二绝缘膜上形成第三导体膜之后，通过对所述第三导体膜进行各向异性干法蚀刻，在所述第一区域，在所述半导体衬底的主面上隔着所述第二绝缘膜形成所述存储栅电极，在所述第二区域，在所述狭缝内隔着所述第二绝缘膜形成所述第二电容电极，以及

工序(g)，在所述第三区域，加工所述第一导体膜，形成所述栅电极。