非易失性存储装置和包括其的非易失性存储系统的制作方法

技术领域

本发明构思涉及一种非易失性存储装置和一种非易失性存储系统。

背景技术：

随着信息通信装置变得多功能，生产了更大容量和更高集成的存储装置。对于高集成的存储装置，存储单元尺寸持续减小，但存储装置可包括不断增加的操作电路和/或布线结构。这些操作电路和/或布线结构可防止存储装置在尺寸上减小。

技术实现要素：

根据本发明构思的示例性实施例，如下提供了一种非易失性存储装置。基板具有外围电路。第一半导体层设置在基板上。第一半导体层包括存储单元区。第一栅极结构设置在第一半导体层上。第一栅极结构包括在与第一半导体层垂直的方向上堆叠的多个第一栅电极以及穿过所述多个第一栅电极的多个垂直沟道结构。第一栅极结构布置在存储单元区中。第二栅极结构设置在基底上。第二栅极结构包括在与第一半导体层垂直的方向上堆叠的多个第二栅电极。第二栅极结构布置在存储单元区外部。

根据本发明构思的示例性实施例，如下提供了一种非易失性存储装置。基板包括外围电路。存储单元阵列设置在基板上并且在与基板垂直的方向上与外围电路的第一部分叠置。存储单元阵列包括第一栅极结构。第二栅极结构设置在基板上。第二栅极结构与存储单元阵列电隔离并且在与基板垂直的方向上与外围电路的第二部分叠置。

根据示例性实施例，一种非易失性存储系统包括非易失性存储装置和存储控制器。

如下提供了非易失性存储装置。基板包括外围电路。存储单元阵列设置在基板上并且在与基板垂直的方向上与外围电路的第一部分叠置。存储单元阵列包括第一栅极结构。第二栅极结构设置在基板上。第二栅极结构与存储单元阵列电隔离并且在与基板垂直的方向上与外围电路的第二部分叠置。存储控制器基于从第二栅极结构获得的数据产生用于控制存储单元阵列的操作的控制信号并且将控制信号提供到非易失性存储装置。

根据示例性实施例，一种非易失性存储系统包括非易失性存储装置和存储控制器。非易失性存储装置包括存储单元阵列、测试单元阵列和控制逻辑。存储单元阵列和测试单元阵列设置在控制逻辑上。存储单元阵列和测试单元阵列被设置为高于控制逻辑。控制逻辑的第一部分与存储单元阵列垂直地叠置，控制逻辑的第二部分与测试单元阵列垂直地叠置。存储控制器结合到非易失性存储装置，使得存储控制器从非易失性存储装置接收测试单元阵列的测试结果并且基于测试结果控制非易失性存储装置的操作。

附图说明

通过参照发明构思的附图来详细地描述发明构思的示例性实施例，发明构思的这些和其他特征将变得更明显：

图1A和图1B是示出根据本发明构思的示例性实施例的存储装置的主构造的示意图；

图2是示出根据本发明构思的示例性实施例的存储单元阵列的框图；

图3A至图3C是示出图2的存储块的示例的电路图；

图4是根据图3A的电路图的存储块的透视图；

图5A至图5C是示出根据本发明构思的示例性实施例的存储装置的各种修改的布局图；

图6是根据本发明构思的示例性实施例的存储装置的垂直剖视图；

图7A至图7C是示出根据本发明构思的示例性实施例的存储装置的主构造的示意图；

图8A至图8C是示出根据本发明构思的示例性实施例的存储装置的主构造的示意图；

图9是示出根据本发明构思的示例性实施例的第二栅极结构的使用的示例的图；

图10是示出根据本发明构思的示例性实施例的第二栅极结构的使用的示例的图；

图11A和图11B是示出图10的第二栅极结构的示例性实施例的平面图；

图12是示出根据本发明构思的示例性实施例的存储装置的图；

图13A至图13C是根据本发明构思的示例性实施例的按照用于解释制造存储装置的方法的工艺顺序的剖视图；

图14A至图14D是根据本发明构思的示例性实施例的按照用于解释制造存储装置的方法的工艺顺序的剖视图；

图15是示出根据本发明构思的示例性实施例的存储装置的框图；

图16是示出根据本发明构思的示例性实施例的存储装置的框图；

图17是示出根据本发明构思的示例性实施例的存储系统的框图；

图18是示出根据本发明构思的示例性实施例的存储系统的框图；

图19是示出根据本发明构思的示例性实施例的存储卡系统的框图；

图20是示出根据本发明构思的示例性实施例的计算系统的框图；

图21是示出根据本发明构思的示例性实施例的SSD系统的框图。

尽管一些剖视图的相应的平面图和/或透视图可能未被示出，但是这里示出的装置结构的剖视图对如将在平面图中示出的沿两个不同方向和/或如将在透视图中示出的三个不同方向上延伸的多个装置结构提供支持。所述两个不同的方向可以彼此正交或者可以不彼此正交。所述三个不同的方向可包括可与所述两个不同的方向正交的第三方向。所述多个装置结构可集成在同一电子装置中。例如，当在剖视图中示出装置结构(例如，存储单元结构或晶体管结构)时，如将通过电子装置的平面图所示的，电子装置可包括多个装置结构(即，存储单元结构或晶体管结构)。所述多个装置结构可以以阵列和/或以二维图案布置。

具体实施方式

下面将参照附图详细地描述本发明构思的示例性实施例。然而，发明构思可以以不同的形式来实施并且不应被解释为局限于这里阐述的实施例。在附图中，为了清楚起见，可夸大层和区域的厚度。还将理解的是，当元件被称为“在”另一元件或基板“上”时，它可直接在所述另一元件或基板上，或者也可存在中间层。还将理解的是，当元件被称为“结合到”或“连接到”另一元件时，它可直接结合到或连接到所述另一元件，或者也可存在中间元件。同样的附图标记可遍及说明书和附图表示同样的元件。

为了更好地理解以及便于描述，任意给出了在附图中示出的组成部件的尺寸和厚度。在附图中，为了清楚起见，夸大了层、膜、区域等的厚度和/或面积。

在本发明构思的示例性实施例中，提供了三维(3D)存储阵列。3D存储阵列单片式地形成在具有设置在硅基板上方的有效面积和与存储单元的操作有关的电路的这些存储单元的阵列的一个或更多个物理级中，无论这样的相关的电路是在这样的基板上方还是在这样的基板内部。术语“单片式(monolithic)”是指每级阵列的层直接沉积在每个位于下方的级的阵列的层上。在本发明构思的实施例中，3D存储阵列包括垂直地定向的垂直NAND串，使得至少一个存储单元位于另一存储单元上方。所述至少一个存储单元可包括电荷俘获层。作为通过引用而据此并入的以下专利文献描述了用于三维存储阵列的适当的构造，其中，三维存储阵列被构造为多个级且字线和/或位线在级之间共享：第7,679,133号美国专利；第8,553,466号美国专利；第8,654,587号美国专利；第8,559,235号美国专利；以及第2011/0233648号美国专利公布。

图1A和图1B是示出根据本发明构思的示例性实施例的存储装置的主构造的示意图。图1A是存储装置的布局图，图1B是沿图1A的线1B-1B'截取的存储装置的示意剖视图。

参照图1A和图1B，存储装置100可包括第一半导体层10、第一栅极结构GS1和第二栅极结构GS2。

第一半导体层10可具有在第一方向(x方向)上和在第二方向(y方向)上延伸的主表面11。在示例性实施例中，第一半导体层10可包括掺杂杂质的多晶硅。在示例性实施例中，第一半导体层10可包括Si、Ge或SiGe。在示例性实施例中，第一半导体层10可包括多晶硅基板、绝缘体上硅(SOI)基板或绝缘体上锗(GeOI)基板。

存储单元区MCR和外围区SRR可形成在第一半导体层10的主表面11上。存储单元区MCR是形成有存储单元阵列的区域。外围区SRR是与存储单元区MCR的四个侧中的至少一侧邻近的区域，并且可与存储单元区MCR平行地形成。在图1中，为了方便，示出了一个外围区SRR。在示例性实施例中，存储单元区MCR和外围区SRR可分别限定为不同的阱区。在示例性实施例中，存储单元区MCR和外围区SRR可以是位于一个阱区中并且彼此电隔离的区域。形成存储单元阵列的第一栅极结构GS1可形成在存储单元区MCR中，第二栅极结构GS2可形成在外围区SRR中。

第一栅极结构GS1可形成在存储单元区MCR中，并且可构成存储单元阵列。第一栅极结构GS1可包括布置在存储单元区MCR中的多个栅电极G1a、G2a、G3a、G4a和多个垂直沟道结构CH。多个栅电极G1a、G2a、G3a、G4a可被称为字线、串选择线、地选择线等。多个栅电极G1a、G2a、G3a、G4a可在与第一半导体层10垂直的方向(z方向)上堆叠。如图1B中所示，栅电极绝缘层121可布置在多个栅电极G1a、G2a、G3a、G4a中的每个的下侧或上侧上。多个栅电极G1a、G2a、G3a、G4a可随着距第一半导体层10的主表面11的距离的增加而具有更小的面积。因此，如图1A和图1B所示，第一栅极结构GS1的边缘区域可具有阶梯形状。接触件(未示出)可形成在第一栅极结构GS1的边缘区域中。另外，多个栅电极G1a、G2a、G3a、G4a可通过接触件连接到布线，并因此被供以来自外围电路(未示出)的电信号。

多个垂直沟道结构CH可穿过多个栅电极G1a、G2a、G3a、G4a，因此连接到第一半导体层10。尽管未在图1A和图1B中示出，但是在第一方向(x方向)上或在第二方向(y方向)上延伸的字线切口可形成在多个垂直沟道结构CH之间。多个栅电极G1a、G2a、G3a、G4a和多个垂直沟道结构CH可构成3维存储单元阵列。在3维存储单元阵列中，可单片式地形成具有形成在半导体层(或基板)上的电路的存储单元阵列的至少一个物理级。术语“单片式地”是指每级的层直接堆叠在下级的层上。下面将参照图2至图4详细地描述3维存储单元阵列。

在图1A和图1B中，为了便于描述，第一栅极结构GS1包括第一栅电极至第四栅电极G1a、G2a、G3a、G4a。本发明构思不限于此。例如，栅电极的数量可随着包括在存储单元阵列中的单元串的结构而改变。

第二栅结构GS2可形成在存储单元区MCR之外。另外，如图1A和图1B中所示，第二栅极结构GS2可形成在外围区SRR中。在示例性实施例中，第一半导体层10的位于第二栅极结构GS2下方的部分可以被去除，并且第一半导体层10可以不布置在第二栅极结构GS2下方。第二栅极结构GS2可包括布置在外围区SRR中的多个栅电极G1b、G2b、G3b。多个栅电极G1b、G2b、G3b可在与第一半导体层10垂直的方向(z方向)上堆叠。栅电极绝缘层121可位于多个栅电极G1b、G2b、G3b之间。第二栅极结构GS2的边缘区域也可具有阶梯形状，接触件可形成在边缘区域中。

位于距第一半导体层10的主表面相同高度处的第二栅极结构GS2的栅电极和第一栅极结构GS1的栅电极可使用相同工艺同时形成。例如，第一栅极结构GS 1的第一栅电极G1a和第二栅极结构GS2的第一栅电极G1b可使用相同工艺同时形成。因此，位于距第一半导体层10相同高度处的栅电极可具有彼此相同的高度和材料。

在图1A和图1B中，为了便于描述，第二栅极结构GS2包括第一栅电极至第三栅电极G1b、G2b、G3b。本发明构思不限于此。例如，包括在第二栅极结构GS2中的栅电极的数量可等于或小于包括在第一栅极结构GS1中的栅电极的数量。因此，第二栅极结构GS2的高度H2可等于或低于第一栅极结构GS1的高度H1。

第二栅极结构GS2还可包括穿过多个栅电极G1b、G2b、G3b的多个垂直沟道结构(未示出)，尽管未在图1A和图1B中示出所述多个垂直沟道结构。

第二栅极结构GS2可构成电路元件。在示例性实施例中，第二栅极结构GS2可以是用于存储单元阵列的操作的电路元件。例如，第二栅极结构GS2可包括诸如电容器或电阻器的无源元件。在示例性实施例中，第二栅极结构GS2可包括诸如晶体管的有源元件。在示例性实施例中，第二栅极结构GS2可包括单元阵列。例如，第二栅极结构GS2可用作用于测试第一栅极结构GS1(即，存储单元阵列)的电性能的测试元件。

在根据发明构思的示例性实施例的存储装置100中，包括多个栅电极的栅极结构可形成在存储单元区MCR中以及形成在存储单元区MCR之外，位于存储单元区MCR中的栅极结构可用作电路元件。因此，可减小存储装置的布局面积(或布局区域)，并且可减小其上形成有存储装置的半导体芯片的尺寸。

以下，将参照图2至图4来详细地描述包括图1的第一栅极结构的存储单元阵列和包括在存储单元阵列中的多个存储块。

图2是示出根据发明构思的示例性实施例的存储单元阵列的框图。

参照图2，存储单元阵列110包括多个存储块BLK1至BLKn。每个存储块BLK具有3维结构(或垂直结构)。在示例性实施例中，每个存储块BLK包括沿与3维对应的多个方向(x方向、y方向和z方向)延伸的结构。例如，每个存储块BLK可包括沿z方向延伸的多个NAND单元串。例如，每个存储块BLK可包括垂直布置的NAND单元串，使得一个存储单元位于另一存储单元上。这里，至少一个存储单元可包括电荷俘获层。

每个NAND单元串连接到位线BL、串选择线SSL、地选择线GSL、字线WL和公共源极线CSL。即，每个存储块可连接到多条位线BL、多条串选择线SSL、多条地选择线GSL、多条字线WL和多条公共源极线CSL。将参照图3A至图3C更详细地描述存储块BLK1至BLKn。

图3A是示出图2的存储块的示例的电路图。

参照图3A，存储块BLK可以是垂直结构的NAND闪存，可如图3A中实现在图2中示出的块BLK1至BLKn中的每个。存储块BLK可包括多个NAND串NS11至NS33、多条字线WL1至WL8、多条位线BL1至BL3、地选择线GSL1、GSL2、GSL3、多条串选择线SSL1至SSL3以及公共源极线CSL。这里，可根据实施例以各种方式改变NAND串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量。

NAND串NS11、NS21、NS31设置在第一位线BL1与公共源极线CSL之间，NAND串NS12、NS22、NS32设置在第二位线BL2与公共源极线CSL之间，NAND串NS13、NS23、NS33设置在第三位线BL3与公共源极线CSL之间。每个NAND串(例如，NS11)可包括串联连接的串选择晶体管SST、多个存储单元MC1至MC8以及地选择晶体管GST。以下，为了方便，NAND串将称为串。

共同连接到一条位线的串可构成一列。例如，共同连接到第一位线BL1的串NS11、NS21、NS31可与第一列对应，共同连接到第二位线BL2的串NS12、NS22、NS32可与第二列对应，共同连接到第三位线BL3的串NS13、NS23、NS33可与第三列对应。

连接到一条串选择线的串构成一行。例如，连接到第一串选择线SSL1的串NS11、NS12、NS13可与第一行对应，连接到第二串选择线SSL2的串NS21、NS22、NS23可与第二行对应，连接到第三串选择线SSL3的串NS31、NS32、NS33可与第三行对应。

串选择晶体管SST分别连接到串选择线SSL1至SSL3。多个存储单元MC1至MC8分别连接到相应的字线WL1至WL8。地选择晶体管GST分别连接到地选择线GSL1、GSL2、GSL3。串选择晶体管SST连接到相应的位线，地选择晶体管GST连接到公共源极线CSL。

具有相同高度(例如，WL1)的字线彼此共同连接，串选择线SSL1至SSL3彼此分离。例如，当连接到第一字线WL1并且属于串NS11、NS 12、NS 13的存储单元被编程时，可选择第一字线WL1和第一串选择线SSL1。在示例性实施例中，如图3A中所示，地选择线GSL1、GSL2、GSL3可彼此分离。在另一示例性实施例中，地选择线GSL1、GSL2、GSL3可彼此连接。

图3B是示出图2的存储块的示例的电路图。

参照图3B，存储块BLK'可包括垂直布置的多个子块BLKb、BLKu。具体地，存储块BLK'可包括布置在基板上的下块BKLb和布置在下块BLKb上的上块BLKu。下块BLKb和上块BLKu中的每个可以是垂直结构的NAND闪存。

下块BLKb可包括多个NAND串、多条字线WLb0至WLb3、多条位线BLb0至BLb2、多条地选择线GSLb0至GSLb2、多条串选择线SSLb0至SSLb2以及公共源极线CSLb。这里，可根据示例性实施例以各种方式改变NAND串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量。

上块BLKu可包括多个NAND串、多条字线WLu0至WLu3、多条位线BLu0至BLu2、多条地选择线GSLu0至GSLu2、多条串选择线SSLu0至SSLu2以及公共源极线CSLu。这里，可根据示例性实施例以各种方式改变NAND串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量。

如此，下块BLKb和上块BLKu可被基本上相似地实现，并且可与图3A中示出的存储块BLK基本上相似地实现。因此，也可将上面参照图3A描述的细节应用于本示例性实施例，并且将省略重复的描述。

图3C是示出图2的存储块的示例的电路图。

参照图3C，存储块BLK”可包括垂直布置的多个子块BLKb'、BLKu'。具体地，存储块BLK”可包括布置在基板上的下块BKLb'和布置在下块BLKb'上的上块BLKu'。下块BLKb'和上块BLKu'中的每个可以是垂直结构的NAND闪存。根据本示例性实施例的存储单元阵列110”是图3B的存储块BLK'的修改，以下将主要详细地描述差异。

下块BLKb'可包括多个NAND串、多条字线WLb0至WLb3、多条位线BLu0至BLu2、多条地选择线GSLb0至GSLb2、多条串选择线SSLb0至SSLb2以及公共源极线CSLb。这里，可根据示例性实施例以各种方式改变NAND串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量。

上块BLKu'可包括多个NAND串、多条字线WLu0至WLu3、多条位线BLu0至BLu2、多条地选择线GSLb0至GSLb2、多条串选择线SSLb0至SSLb2以及公共源极线CSLb。这里，可根据示例性实施例以各种方式改变NAND串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量。

如此，可以以下块BLKb'在与基板垂直的方向上颠倒的形状来实现上块BLKu'，并且上块BLKu'和下块BLKb'可共用多条位线BLu0至Blu2。另外，上块BLKu'和下块BLKb'可共用相应的字线。例如，字线WLu0和字线WLb0可彼此连接。

在示例性实施例中，包括在下块BLKb'中的地选择线GSLb0至GSLb2可形成在例如P阱上，并且公共源极线CSLb可通过用杂质掺杂P阱来形成。因此，P阱和公共源极线CSLb形成PN结。因此，包括在下块BLKb'中的地选择晶体管GSTb可以以与包括在图3B的下块BLKb中的地选择晶体管GSTb相似的结构来形成。

包括在上块BLKu'中的地选择线GSLu0至GSLu2可不形成在P阱上，并且公共源极线CSLu可例如形成为金属线。因此，包括在上块BLKu'中的地选择晶体管GSTu可以以与包括在图3B的上块BLKu中的串选择晶体管SSTu相似的结构来形成。

图4是图3A的存储块的透视图。

参照图4，存储块BLK形成在与基板SUB垂直的方向上。基板SUB可以是图1的第一半导体层10。基板SUB可具有第一导电类型(例如，p型)，沿第一方向(例如，x方向)延伸并且用第二导电类型(例如，n型)的杂质掺杂的公共源极线CSL可设置在基板SUB上。公共源极线CSL可用作将电流供应到垂直型存储单元的源极区。

在基板SUB的位于两个邻近的公共源极线CSL之间的区域上，沿第三方向(例如，z方向)顺序地设置沿第二方向(例如，y方向)延伸的多个绝缘层IL，多个绝缘层IL沿第三方向彼此分隔开特定距离。例如，多个绝缘层IL可包括诸如氧化硅的绝缘材料。

在基板SUB的位于两个邻近的公共源极线CSL之间的区域上，可形成沿第一方向顺序地布置并且沿第三方向穿过多个绝缘层IL的垂直沟道结构。可以以在垂直方向上延伸的杯状(或者底部封闭的圆柱形形状)来形成垂直沟道结构。可选择地，可以以如图4中所示的柱形形状来形成垂直沟道结构。以下，垂直沟道结构将称为柱。多个柱P可穿过多个绝缘层IL，因此接触基板SUB。具体地，每个柱P的表面层S可包括具有第一导电类型的硅材料，并且可用作沟道区。每个柱P的内层I可包括诸如氧化硅的绝缘材料，或者可包括空气间隙。

在位于两个邻近的公共源极线CSL之间的区域中，电荷存储层CS沿绝缘层IL、柱P和基板SUB的暴露的表面设置。例如，电荷存储层CS可具有氧化物-氮化物-氧化物(ONO)结构。另外，在位于两个邻近的公共源极线CSL之间的区域中，栅电极GE可设置在电荷存储层CS的暴露的表面上。

漏极或漏极接触件DR分别设置在多个柱P上。例如，漏极或漏极接触件DR可包括用具有第二导电类型的杂质掺杂的硅材料。在漏极或漏极接触件DR上，可设置在第二方向(例如，y方向)上延伸并且沿第一方向隔开特定距离的位线。

虽然已经参照图4描述了存储块的示例性实施例，但发明构思不限于此，可以各种方式修改存储块的结构。

图5A至图5C是示出根据本发明构思的示例性实施例的存储装置的布局图。

如上面参照图1A所描述的，在根据发明构思的示例性实施例的存储装置100a、100b、100c中，构成存储单元阵列的第一栅极结构GS1可布置在第一半导体层10上的存储单元区MCR中，第二栅极结构GS2可布置在存储单元区MCR之外。在示例性实施例中，第一半导体层10的位于第二栅极结构GS2下方的部分可以被去除，并且第一半导体层10可以不布置在第二栅极结构GS2下方。第一栅极结构GS1可分成在第一方向(例如，x方向)上延伸的多个存储块BLK1、BLK2、…、BLKn。字线切口(未示出)可沿第二方向(例如，y方向)布置，并且布置在多个存储块BLK1、BLK2、…、BLKn之间或者在存储块中的单元串之间。

参照图5A，第二栅极结构GS2L、GS2R可沿第一方向与存储单元区MCR的侧部平行地布置。第二栅极结构GS2L、GS2R可形成在外围区SRR1、SRR2中。例如，第二栅极结构GS2L、GS2R可在第二方向上延伸。在示例性实施例中，第二栅极结构GS2L、GS2R的在第二方向上的长度H2可与第一栅极结构GS1的长度H1基本上相同。

第二栅极结构GS2L、GS2R在图5A中示出为布置在存储单元区MCR的两侧处。本发明构思不限于此。例如，第二栅极结构可布置在存储单元区MCR的两侧中的一侧处。

参照图5B，第二栅极结构GS2T、GS2U可沿第二方向与存储单元区MCR的侧部平行地布置。这里，第二栅极结构GS2T、GS2U可在第一方向上延伸。在示例性实施例中，第二栅极结构GS2T、GS2U的在第一方向上的长度H2可与第一栅极结构GS1的长度H1基本上相同。

两个第二栅极结构GS2T、GS2U在图5B中示出为布置在存储单元区MCR的上侧和下侧处。本发明构思不限于此。例如，第二栅极结构可布置在存储单元区MCR的上侧和下侧中的一侧处。

另外，如图5C中所示，栅极结构GS2L、GS2R、GS2U可沿第一方向和第二方向与存储单元区MCR的侧部平行地布置。在示例性实施例中，四个栅极结构可与存储单元区MCR的四个侧平行地布置。

如图5A至图5C中所示，至少一个第二栅极结构(例如，GS2L、GS2R、GS2T和GS2U中的至少一个)可形成在存储单元区MCR的外围区SRR1、SRR2、SRR3中。第二栅极结构可形成为电路元件。当形成多个第二栅极结构时，多个第二栅极结构可以是不同类型的电路元件。例如，多个第二栅极结构中的一个可以是电容器，另一个可以是测试单元阵列。然而，发明构思不限于此，多个第二栅极结构可以是相同类型的电路元件。

图6是根据本发明构思的示例性实施例的存储装置的垂直剖视图。图6是沿图1A的线1B-1B'截取的存储装置的示意性剖视图。根据示例性实施例的存储装置200的布局与图1A的存储装置的布局相同。因此，参照图1A描述的细节也可应用于本示例性实施例。

在根据示例性实施例的存储装置200中，外围电路PERI1、PERI2可形成在基板20上的第一级中，存储单元阵列可形成在基板20上的设置在外围电路PERI1、PERI2的上侧上的第二级中。在示例性实施例中，外围电路PERI1、PERI2可以是基板20的一部分。例如，基板20可包括外围电路PERI1、PERI2。存储装置200的这种电路结构可称为外围上单元(cell over peripheral(COP))电路结构。如这里所使用的，术语“级”是指距基板20的沿垂直方向(z方向)的高度。在基板20上，第一级比第二级更靠近基板20。在示例性实施例中，第一级可包括基板20的其中形成外围电路PERI1、PERI2的部分。

参照图6，存储装置200可包括形成在基板20上的第一级中的外围电路PERI1、PERI2、第一半导体层10以及形成在基板20上的第二级处的第一栅极结构GS1和第二栅极结构GS2。存储装置200还可包括构成外围电路PERI1、PERI2的布线结构的布线层40以及设置在布线层40与第一半导体层10之间的绝缘薄膜30。

基板20可具有在第一方向(例如，x方向)上和在第二方向(例如，y方向)上延伸的主表面。基板20可包括Si、Ge或SiGe。在示例性实施例中，基板20可包括绝缘体上硅(SOI)基板或绝缘体上锗(GeOI)基板。

基板20可包括外围电路区PR1、PR2。因此，外围电路PERI1、PERI2可形成在外围电路区PR1、PR2中。布置在外围电路区PR1、PR2中的外围电路PERI1、PERI2可包括页缓冲器、锁存电路、高速缓存电路、列解码器、行解码器、读出放大器(sense amplifier)或数据输入/输出电路等。

在示例性实施例中，第一外围电路PERI1可包括页缓冲器、锁存电路、高速缓存电路、列解码器或读出放大器，第二外围电路PERI2可包括行解码器或数据输入/输出电路。

在图6中，虽然外围电路区PR1、PR2被示出为彼此分离，但是发明构思不限于此，各种外围电路PERI1、PERI2可形成在一个外围电路区中。

构成外围电路PERI1、PERI2的布线结构的布线层40可形成在外围电路PERI1、PERI2的上侧上，绝缘薄膜30可设置在布线层40与第一半导体层10之间。

第一半导体层10可用作在其上形成垂直型存储单元的基板。在示例性实施例中，第一半导体层10可包括掺杂杂质的多晶硅。例如，第一半导体层10可包括用p型杂质掺杂的多晶硅。第一半导体层10可具有距基板20的大约20nm至大约500nm的高度。根据示例性实施例的第一半导体层10的高度不限于此。

如上面参照图1A和图1B所描述的，存储单元区MCR和外围区SRR形成在第一半导体层10上。存储单元区MCR是在其中布置垂直型存储单元的区域，构成垂直型存储单元阵列的第一栅极结构GS1布置在第一半导体层10上的存储单元区MCR中。第二栅极结构GS2布置在第一半导体层10上的外围区SRR中。在示例性实施例中，第一半导体层10的位于第二栅极结构GS2下方的部分可以被去除，并且第一半导体层10可以不布置在第二栅极结构GS2下方。第一栅极结构GS1和第二栅极结构GS2可通过穿过第一半导体层10和绝缘薄膜30以及布线层40的垂直接触件VCNT而电连接到外围电路PERI1、PERI2。

在示例性实施例中，第二栅极结构GS2可布置在第二外围电路PERI2的上侧上。第二栅极结构GS2和第一栅极结构GS1布置在外围电路PERI1、PERI2的上侧上。在这种情况下，不需要用于布置第二栅极结构GS2的附加空间，因此可减小存储装置200的布局区域。

图7A至图7C是示出根据本发明构思的示例性实施例的存储装置的主构造的示意图。图7A至图7C是具有COP电路结构的存储装置的图。图7A是存储装置的布局图，图7B是沿图7A的线7B-7B'截取的存储装置的示意性剖视图，图7C是沿图7A的线7C-7C'截取的存储装置的示意性剖视图。

为了便于描述，在图7A中，形成在基板20上的第一级中的电路由虚线示出，形成在基板20上的第二级中的电路(即，形成在第一半导体层10上的电路)由实线示出。

参照图7A，外围电路区PR可形成在基板20上，各种外围电路XDEC、PGBUF、PERI、PADCIR(由虚线示出)可形成在外围电路区PR中。外围电路可根据存储单元区MCR的位置来布置。一些外围电路(以下称为第一外围电路)可布置在存储单元区MCR的下侧上，其他外围电路(以下称为第二外围电路)可布置在第一外围电路的外围处。

如图7A至图7B中所示，第一外围电路可包括页缓冲器PGBUF和其他外围电路PERI，第二外围电路可包括行解码器XDEC和焊盘电路PADCIR。其他外围电路PERI可包括例如锁存电路、高速缓存电路或读出放大器。焊盘电路PADCIR可包括静电放电(ESD)元件或数据输入/输出电路。本发明构思不限于此。例如，可以各种方式改变分别包括在第一外围电路和第二外围电路中的外围电路。以下，为了便于描述，将详细地描述第一外围电路包括页缓冲器PGBUF和其他外围电路PERI并且第二外围电路包括行解码器XDEC和焊盘电路PADCIR的示例性实施例。

页缓冲器PGBUF和其他外围电路PERI可在与基板20垂直的方向(例如，z方向)上与具有第一栅极结构GS 1的存储单元阵列叠置。第二栅极结构GS2a、GS2b、GS2c可形成在行解码器XDEC和焊盘电路PADCIR的上侧上。行解码器XDEC和焊盘电路PADCIR可在与基板20垂直的方向上与第二栅极结构GS2叠置。

参照图7B，在基板20上，页缓冲器PGBUF可形成在外围电路区PR的中心部分中，行解码器XDEC可形成在外围电路区PR的外围中。构成存储单元阵列的第一栅极结构GS1可形成在页缓冲器PGBUF的上侧上，并且可与页缓冲器PGBUF的一部分或全部叠置。第二栅极结构GS2a、GS2b可形成在第一栅极结构GS 1的两侧处。第二栅极结构GS2a、GS2b可形成在行解码器XDEC的上侧上，并且可与行解码器XDEC的一部分或全部叠置。

参照图7C，焊盘电路PADCIR可形成在基板20上的外围电路区PR中。焊盘电路PADCIR可在第一方向(例如，x方向)上布置。第二栅极结构GS2c可形成在焊盘电路PADCIR的上侧上。第二栅极结构GS2c也可在第一方向上延伸。在示例性实施例中，第二栅极结构GS2c的在第一方向上的长度可与第一栅极结构GS1的在第一方向上的长度相同。

图8A至图8C是示出根据本发明构思的示例性实施例的存储装置的主构造的示意图。图8A至图8C是具有COP电路结构的存储装置的图。图8A是存储装置的布局图，图8B是沿图8A的线8B-8B'截取的存储装置的示意性剖视图，图8C是沿图8A的线8C-8C'截取的存储装置的示意性剖视图。

为了便于描述，在图8A中，形成在基板20上的第一级中的电路由虚线示出，形成在基板20上的第二级中的电路(即，形成在第一半导体层10上的电路)由实线示出。

参照图8A至图8C，第一外围电路区PR1可形成在基板20上，存储单元区MCR和第二外围电路区PR2可形成在第一半导体层10上。因此，一些外围电路可形成在基板20上的第一级中，其他外围电路可形成在基板20上的第二级中。例如，其他外围电路可如同构成存储单元阵列的第一栅极结构GS1一样形成在第一半导体层10上。例如，行解码器XDEC可形成在第一半导体层10上。如图8B中所示，行解码器XDEC可形成在布置在存储单元区MCR的两侧处的第二外围电路区PR2中。

第二栅极结构GS2可布置在存储单元区MCR的另一侧处。如图8A中所示，第二栅极结构GS2可布置在存储单元区MCR的下侧处。如图8A和图8C中所示，第二栅极结构GS2可在与基板20垂直的方向上与焊盘电路PADCIR叠置。

外围电路(例如，布置在第二外围电路区PR2中的行解码器XDEC)以及第一栅极结构GS1和第二栅极结构GS2可通过不同的制造工艺来形成。在将行解码器XDEC形成在第一半导体层10上之后，可形成第一栅极结构GS1和第二栅极结构GS2。在示例性实施例中，第一半导体层10的位于第二栅极结构GS2下方的部分可以被去除，并且第一半导体层10可以不布置在第二栅极结构GS2下方。

图9是示出根据本发明构思的示例性实施例的第二栅极结构的使用的示例的图。

参照图9，形成在存储单元区之外的第二栅极结构GS2(例如，参照图1A至图8C描述的第二栅极结构)的一部分或全部可构成电容器CAP。第二栅极结构GS2可包括阶梯形状的边缘区域。多个电极G1b、G2b、G3b、G4b的边缘区域可分别称为焊盘PD1、PD2、PD3、PD4。可通过接触件CNT将电压施加到一些或全部的焊盘。这里，可将不同的电压施加到邻近的焊盘。例如，可将第一电压GND施加到第一焊盘PD1和第三焊盘PD3，可将第二电压VDD施加到第二焊盘PD2和第四焊盘PD4。子电容器C可形成在多个电极G1b、G2b、G3b、G4b中的两个相邻的电极之间。子电容器C可串联连接以形成电容器CAP。因此，第二栅极结构GS2可操作为电容器。

如上面参照图1A所描述的，在图1A中形成第二栅极结构GS2的工艺与形成第一栅极结构GS1的工艺相同。因此，不需要用于形成包括第二栅极结构GS2的电容器的单独的工艺。电容器可在图1A中形成在存储单元区MCR的外围处的额外的空间中而不增加布局区域。另外，由于用于在存储装置中形成电容器的区域相对大，因此电容器可具有优良的电性能。

图10是示出根据本发明构思的示例性实施例的第二栅极结构的使用的示例的图。

参照图10，形成在存储单元区外部的第二栅极结构GS2(例如，参照图1A至图8C描述的第二栅极结构)的一部分或全部可构成测试单元阵列TCA。

第二栅极结构GS2可包括多个栅电极G1b、G2b、G3b、G4b和多个垂直沟道结构CH。虽然未在图10中示出位线和接触件，但是可将位线连接到多个垂直沟道结构的上部，并且可将接触件连接到第二栅极结构GS2的边缘区域。多个栅电极G1b、G2b、G3b、G4b和一个垂直沟道结构CH可构成测试单元串。因此，多个栅电极G1b、G2b、G3b、G4b和多个垂直沟道结构CH可构成测试单元阵列TCA。

在示例性实施例中，测试单元阵列TCA可用于测试存储单元阵列的电性能。例如，测试单元阵列TCA可用于测试用于存储单元阵列的写入、读取和擦除特性。在示例性实施例中，测试单元阵列TCA可用于测量存储单元阵列的栅电极的电阻等级或寄生电容。在示例性实施例中，测试单元阵列TCA可用于与存储单元阵列的操作有关的各种测试。

在示例性实施例中，测试单元阵列TCA可用预设条件编程，因此被用作常规晶体管。例如，测试单元阵列TCA可构成外围电路的一部分。测试单元阵列TCA可用作行解码器XDEC或焊盘电路PADCIR的一部分。

由于测试单元阵列TCA可代替存储单元阵列或用作外围电路的一部分，所以存储装置100可执行用于测试单元阵列TCA自身的测试操作，由此确定是否可正常地操作测试单元阵列TCA。

图11A和图11B是示出图10的第二栅极结构的示例性实施例的平面图。

参照图11A，包括在第二栅极结构GS2中的栅电极G1b、G2b、G3b、G4b的数量可与包括在第一栅极结构GS 1中的栅电极G1a、G2a、G3a、G4a的数量相同。另外，包括在第二栅极结构GS2中的多个垂直沟道结构CH2(以下称为第二垂直沟道结构)的布置形状可与包括在第一栅极结构GS1中的多个垂直沟道结构CH1(以下称为第一垂直沟道结构)的布置形状相同。虽然多个第一垂直沟道结构CH1示出为并排布置，但是这仅是示例，可以以各种方式改变多个第一垂直沟道结构CH1的布置形状。多个第二垂直沟道结构CH2可根据多个第一垂直沟道结构CH1的布置形状来布置。

如此，测试单元阵列TCA的结构可与存储单元阵列MCA的结构相同。测试单元阵列TCA可用于与存储单元阵列MCA相关的各种测试。在示例性实施例中，测试单元阵列TCA可用于与存储单元阵列MCA的操作相关的测试。在示例性实施例中，当存储单元阵列MCA需要经受可导致其损坏的测试时，测试单元阵列TCA可代替存储单元阵列MCA而用于测试。例如，当需要执行将高电平电压施加到存储单元的测试时，测试单元阵列TCA可用于测试。

参照图11B，与图11A中不同，多个第二垂直沟道结构CH2的布置形状可不同于多个第一垂直沟道结构CH1的布置形状。另外，包括在第二栅极结构GS2中的栅电极G1b、G2b、G3b、G4b的数量可不同于包括在第一栅极结构GS1中的栅电极G1a、G2a、G3a、G4a的数量。因此，测试单元阵列TCA的结构可不同于存储单元阵列MCA的结构。测试单元阵列TCA可用于用来检查具有与存储单元阵列MCA不同的结构的新存储单元阵列的特性的测试。

图12是示出根据本发明构思的示例性实施例的存储装置的图。

存储装置300可以是具有COP电路结构的存储装置。为了便于描述，在图12中，形成在基板20上的第一级中的电路由虚线示出，形成在基板20上的第二级中的电路(即，形成在第一半导体层10上的电路)由实线示出。

参照图12，存储装置300可包括多个存储单元阵列。多个存储单元区MCR1、MCR2可形成在第一半导体层10上。第一栅极结构GS11、GS12可分别形成在多个存储单元区MCR1、MCR2中。第一栅极结构GS11、GS12可分别构成存储单元阵列。每个存储单元阵列可包括多个存储块。存储单元阵列可分别从不同的行解码器XDEC接收信号。例如，第一栅极结构GS11、GS12可从行解码器XDEC单独地接收信号。

在基板20上的与第一栅极结构GS11、GS12叠置的区域中，可形成第一外围电路，例如，页缓冲器PGBUF和其他外围电路PERI。在第一外围电路的外围中，可形成第二外围电路，例如，行解码器XDEC和焊盘电路PADCIR。在与第二外围电路叠置的第一半导体层10上的区域中，可形成第二栅极结构GS2a、GS2b、GS2c、GS2d。在示例性实施例中，第一半导体层10的位于第二栅极结构GS2下方的部分可以被去除，并且第一半导体层10可以不布置在第二栅极结构GS2下方。第二栅极结构GS2a、GS2b、GS2c、GS2d可形成在多个存储单元区MCR1、MCR2之外，并且可在与基板20垂直的方向(例如，z方向)上与第二外围电路的一部分或全部叠置。

在图12中，虽然外围电路示出为形成在基板20上，但是发明构思不限于此。一些外围电路可形成在第一半导体层10上。例如，行解码器XDEC可形成在第一半导体层10上，并且可布置在存储单元区MCR1、MCR2的至少一侧处。这里，第二栅极结构可布置在存储单元区MCR1、MCR2的侧中的行解码器XDEC未布置在其处的另一侧处，并且可在与基板20垂直的方向上与形成在基板20上的外围电路叠置。

图13A至图13C是根据本发明构思的示例性实施例的按照制造存储装置的方法的剖视图。

参照图13A，可在第一半导体层10上形成存储单元区MCR和外围区SRR，可通过交替地堆叠栅电极绝缘层121和栅极导电层125来形成栅极堆叠件101。

在示例性实施例中，可通过用第一杂质掺杂第一半导体层10的上部来形成阱区，由此形成存储单元区MCR和外围区SRR。这里，第一杂质可以是p型杂质。第一杂质可通过离子注入工艺来掺杂。在示例性实施例中，存储单元区MCR和外围区SRR可以是彼此分离的阱区。然而，发明构思不限于此，存储单元区MCR和外围区SRR可形成在相同的阱区中。

栅电极绝缘层121可包括诸如氧化硅膜或氮化硅膜的绝缘体，栅极导电层125可包括诸如硅或金属的导体。

参照图13B，可形成穿过栅极堆叠件101的垂直沟道结构CH。垂直沟道结构CH可具有柱形形状。在示例性实施例中，垂直沟道结构CH可具有圆柱形形状。可形成在第一方向(x方向)上以及在第二方向(y方向)上彼此分隔开的多个垂直沟道结构CH。第一半导体层10的上表面可暴露于垂直沟道结构CH的下端。虽然垂直沟道结构CH在图13B中示出为仅形成在存储单元区MCR中，但是发明构思不限于此，多个垂直沟道结构CH还可形成在外围区SRR中。

可通过蚀刻(例如，干蚀刻)栅极堆叠件101来形成穿过栅极堆叠件101的垂直孔。垂直沟道结构CH可形成在垂直孔中，并且可由沟道层131和掩埋绝缘膜132形成。沟道层131可沿垂直孔的内壁垂直地延伸而不完全填充垂直孔。掩埋绝缘膜132可形成在沟道层131上并且完全填充垂直孔。沟道层131可使用掺杂杂质的多晶硅通过化学气相沉积(CVD)工艺、低压化学气相沉积(LPCVD)工艺或原子层沉积(ALD)工艺来形成。在示例性实施例中，沟道层131可使用未用杂质掺杂的多晶硅来形成。掩埋绝缘膜132可使用诸如氧化硅、氮化硅或氮氧化硅等的绝缘材料通过CVD工艺、LPCVD工艺或ALD工艺来形成。接着，可在垂直沟道结构CH的上侧上形成漏极区133。漏极区可包括掺杂杂质的多晶硅。

参照图13C，可通过图案化栅极堆叠件101来形成第一栅极结构GS1和第二栅极结构GS2。第一栅极结构GS1和第二栅极结构GS2可通过使用掩模(未示出)的多个图案化工艺来形成。第一栅极结构GS1和第二栅极结构GS2的边缘区域可具有阶梯形状。第一栅极结构GS1可形成在存储单元区MCR中，第二栅极结构GS2可形成在位于存储单元区MCR外部的外围区SRR中。

接着，通过附加的制造工艺，可在第一栅极结构GS1和第二栅极结构GS2的边缘区域中形成接触件，并且可在第一栅极结构GS1和第二栅极结构GS2的上侧上形成位线和布线。在形成图13A的栅极堆叠件101之前，可在第一半导体层10上或在布置在第一半导体层10的下侧处的基板(未示出)上形成外围电路。

图14A至图14D是根据本发明构思的示例性实施例的按照制造存储装置的方法的剖视图。

参照图14A，可在第一半导体层10上形成存储单元区MCR和外围区SRR，可通过在存储单元区MCR和外围区SRR上交替地堆叠栅电极绝缘层121和初始栅极导电层PL来形成栅极堆叠件101。例如，栅电极绝缘层121可使用氧化硅、氮化硅或氮氧化硅而形成至预定高度。另外，初始栅极导电层PL可使用氮化硅、碳化硅或多晶硅而形成至预定高度。每个初始栅极导电层PL可以是用于在随后的工艺中形成栅电极的初始膜或牺牲层。可根据字线和选择线的数量来适当地选择初始栅极导电层PL的数量。

参照图14B，可形成穿过栅极堆叠件101的垂直沟道结构CH。可形成在第一方向(x方向)上以及在第二方向(y方向)上彼此分隔开的多个垂直沟道结构CH。垂直沟道结构可形成在存储单元区MCR和外围区SRR中。漏极区133可形成在垂直沟道结构CH的上侧上。漏极区可包括掺杂杂质的多晶硅。

由于上面已经参照图13B描述了垂直沟道结构CH，因此省略了垂直沟道结构CH的细节。

参照图14C，可形成穿过栅极堆叠件101的字线切口WLC。通过字线切口WLC，初始栅极导电层PL可用栅极导电层125代替。

在示例性实施例中，初始栅极导电层PL可包括多晶硅并且经受硅化工艺以形成可用栅极导电层125代替的初始栅极导电层PL。在这种情况下，栅极导电层125可包括硅化钨、硅化钽、硅化钴或硅化镍。

在示例性实施例中，可选择性地去除通过字线切口WLC暴露的初始栅极导电层PL以形成两个相邻的栅电极绝缘层121之间的空间。导电材料可形成在所述空间中，完全填充所述空间以形成栅极导电层125。在这种情况下，栅极导电层125可使用诸如钨、钽、钴或镍等的金属材料来形成。

接着，可通过字线切口WLC将杂质离子注入到第一半导体层10中，由此形成公共源极区127。另外，公共源极线126可形成在字线切口WLC内部。公共源极线126可包括导电材料。例如，公共源极线126可包括包含钨(W)、铝(Al)或铜(Cu)的至少一种金属材料。在示例性实施例中，用于减小接触电阻的金属硅化物层(未示出)可设置在公共源极区127与公共源极线126之间。例如，金属硅化物层可包括硅化钴。

参照图14D，可使栅极堆叠件101图案化以形成第一栅极结构GS1和第二栅极结构GS2。第一栅极结构GS1和第二栅极结构GS2可通过使用掩模(未示出)的多个图案化工艺来形成。第一栅极结构GS1和第二栅极结构GS2的边缘区域可具有阶梯形状。第一栅极结构GS1可形成在存储单元区MCR中，第二栅极结构GS2可形成在存储单元区MCR外部，即，在外围区SRR中。

接着，通过附加的制造工艺，可在第一栅极结构GS1和第二栅极结构GS2的边缘区域中形成接触件，并且可在第一栅极结构GS1和第二栅极结构GS2的上侧上形成位线和布线。在形成图14A的栅极堆叠件101之前，可在第一半导体层10上或在布置在第一半导体层10的下侧处的基板(未示出)上形成外围电路。

如上面参照图13A至图14D所描述的，第二栅极结构GS2可按照与第一栅极结构GS1的制造工艺相同的制造工艺来同时形成。在示例性实施例中，第一半导体层10的位于第二栅极结构GS2下方的部分可以被去除，并且第一半导体层10可以不布置在第二栅极结构GS2下方。

参照图13A至图13C以及图14A至图14D，已经描述了存储装置的制造工艺，特别是形成第一栅极结构GS 1和第二栅极结构GS2的工艺。然而，这些仅是示例性实施例，发明构思不限于此。在形成第一栅极结构GS1和第二栅极结构GS2的步骤中，可使用各种制造方法。

图15是示出根据本发明构思的示例性实施例的存储装置的框图。

存储装置400可以是包括垂直堆叠的NAND存储单元阵列410的非易失性存储装置。

参照图15，存储装置400可包括存储单元阵列410、行解码器420、页缓冲器430、输入/输出缓冲器440、控制逻辑460和电压产生器450。

存储单元阵列410可包括多个存储单元，并且可连接到字线WL、串选择线SSL、地选择线GSL和位线BL。例如，存储单元阵列410可通过字线WL或选择线SSL、GSL连接到行解码器420，并且可通过位线BL连接到页缓冲器430。

存储单元阵列410可包括具有单级单元的单级单元块、具有多级单元的多级单元块以及具有三级单元的三级单元块中的至少一个。包括在存储单元阵列410中的多个块中的一些块可以是单级单元块，其他块可以是多级单元块或三级单元块。

存储单元阵列410可包括多个NAND单元串。多个NAND单元串可根据操作或选择单元而构成多个存储块。多个单元串中的每个可形成在与其上形成有存储单元阵列410的基板垂直的方向上。

在存储单元阵列410中，多条字线可在垂直方向上堆叠，每个单元串的沟道可在垂直方向上形成。可堆叠多条字线(即，栅电极)并由此形成栅极结构，可以以阶梯形状来形成栅极结构的边缘区域。接触件形成在栅极结构的边缘区域中的至少一个中，存储单元阵列410可通过接触件从行解码器420接收字线选择信号。

与构成存储单元阵列410的栅极结构分离的另一栅极结构可形成在存储单元阵列410的外围区中。另一栅极结构可包括上面参照图1A至图14描述的第二栅极结构。当以COP电路结构实现存储装置400时，在存储单元阵列410的外围区中形成的栅极结构可形成在包括行解码器420、页缓冲器430、输入/输出缓冲器440、控制逻辑460或电压产生器450等的外围电路的上侧上。栅极结构可以是电路元件。在示例性实施例中，栅极结构可以是诸如电容器和电阻器等的无源元件。在示例性实施例中，栅极结构可以是诸如晶体管等的有源元件。在示例性实施例中，栅极结构可以是测试单元阵列。

行解码器420可响应于行地址X-ADDR而从字线WL中选择一些字线。行解码器420将字线电压传输到字线。根据编程操作，行解码器420可将编程电压和校验电压施加到选择的字线，并且将编程禁止电压施加到未选择的字线。根据读取操作，行解码器420可将读取电压施加到选择的字线，并且将读取禁止电压施加到未选择的字线。另外，响应于行地址X-ADDR，行解码器420可从串选择线SSL中选择一些串选择线，或从地选择线GSD中选择一些地选择线。

页缓冲器430可根据操作模式而操作为写入驱动器或读出放大器。根据编程操作，页缓冲器430操作为写入驱动器，并且可将与将被编程的数据对应的位线电压传输到存储单元阵列410的位线BL。

根据读取操作，页缓冲器430操作为读出放大器，因此通过位线读出存储在选择的存储单元中的数据。页缓冲器430可锁存读出的数据并将读出的数据传输到存储装置400的外部。根据擦除操作，页缓冲器430可将位线浮置。

根据编程操作，输入/输出缓冲器440可将从存储装置400的外部接收的数据传输到页缓冲器430。根据读取操作，输入/输出缓冲器440可将从页缓冲器430提供的数据输出到存储装置400的外部。输入/输出缓冲器440可将输入到其的地址ADDR或指令CMD传递到控制逻辑460或行解码器420。

电压产生器450可基于从控制逻辑460提供的电压控制信号CTRL_vol来产生用于对存储单元阵列410执行编程、读取和擦除操作的各种电压。例如，电压产生器450可产生用于驱动字线WL的字线驱动电压，例如，编程电压(或写入电压)、读取电压、编程禁止电压、读取禁止电压、擦除校验电压或编程校验电压。另外，电压产生器450还可产生用于驱动串选择线SSL的串选择线驱动电压或用于驱动地选择线GSL的地选择线驱动电压。此外，电压产生器450还可产生提供到存储单元阵列410的擦除电压。

控制逻辑460可基于从存储装置400的外部传递的指令CMD、地址ADDR和控制信号CTRL来输出用于将数据写入到存储单元阵列410或从存储单元阵列410读取数据的各种控制信号。因此，控制逻辑460可总体上控制存储装置400中的各种操作。

从控制逻辑460输出的各种控制信号可提供到电压产生器450、行解码器420和页缓冲器330。具体地，控制逻辑460可将电压控制信号CTRL_vol提供到电压产生器450、将行地址X-ADDR提供到行解码器420以及将列地址Y-ADDR提供到页缓冲器430。控制逻辑460还可将其他控制信号提供到电压产生器450、行解码器420和页缓冲器430。

图16是示出根据本发明构思的示例性实施例的存储装置的框图。

参照图16，存储装置400a可包括存储单元阵列410、测试单元阵列470、行解码器420、页缓冲器430、输入/输出缓冲器440、控制逻辑460和电压产生器450。根据本示例性实施例的存储装置400a的操作可与图15的存储装置400的操作基本上相似地实现，并且上面参照图15描述的细节也可应用于本示例性实施例。因此，将省略重复的描述。

如图16中所示，存储装置400a可包括存储单元阵列410和测试单元阵列470。可单独地操作存储单元阵列410和测试单元阵列470。测试单元阵列470可形成在存储单元阵列410的外围处，并且可由与构成存储单元阵列410的栅极结构分离的栅极结构形成。测试单元阵列470可包括上面参照图1A至图14描述的第二栅极结构。

测试逻辑480可执行对于测试单元阵列470的测试操作。测试逻辑480可产生提供到电压产生器450、行解码器420和页缓冲器430的各种测试信号，使得可执行对于测试单元阵列470的测试操作。另外，测试逻辑480可基于从测试单元阵列470接收的测试数据来确定测试结果。

在示例性实施例中，测试逻辑480可执行用于检查测试单元阵列470自身的电性能的测试操作。例如，测试逻辑480可测试短路电流是否流过测试单元阵列470、是否正常执行了对于测试单元阵列470的写入、读取或擦除操作等。

在示例性实施例中，测试逻辑480可执行用于检查在测试单元阵列470上的存储单元阵列410的电性能的测试操作。例如，当测试单元阵列470的结构与存储单元阵列410的结构相同时，测试逻辑480可使用测试单元阵列470来测量存储单元阵列410的栅电极的电阻分量、电容分量等。在示例性实施例中，测试逻辑480可将测试结果提供到控制逻辑460。控制逻辑460可基于测试结果来控制存储装置400a的操作。例如，控制逻辑460可考虑到测试结果(例如，栅电极的电阻)来调节提供到字线WL等的电压的电平。

在示例性实施例中，测试逻辑480可实现为控制逻辑460的一部分。然而，发明构思不限于此，测试逻辑480可实现为与控制逻辑460分离的功能块。

图17是示出根据本发明构思的示例性实施例的存储系统的框图。

存储系统1000a可安装在诸如计算机、膝上型电脑、蜂窝电话、智能电话、MP3播放器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字TV、数码相机、便携式游戏控制器等的主机中。

参照图17，存储系统1000a可包括存储装置1100a和存储控制器1200a。

存储控制器1200a可控制存储装置1100a，从而响应于来自主机HOST的读取/写入请求而读取存储在存储装置1100a中的数据或者将数据写入到存储装置1100a。例如，存储控制器1200a可将地址ADDR、指令CMD和控制信号CTRL提供到存储装置1100a以控制对于存储装置1100a的编程(或写入)、读取和擦除操作。另外，用于编程操作的数据DATA和读取数据DATA可在存储控制器1200a与存储装置1100a之间传输以及接收。

虽然未在图17中示出RAM、处理单元、主机接口和存储器接口，但是存储控制器1200a可包括这些组件。RAM可用作处理单元的操作存储器，处理单元可控制存储控制器1200a的操作。主机接口可包括用于执行主机与存储控制器1200a之间的数据交换的协议。例如，存储控制器1200a可被构造成通过诸如USB、MMC、PCI-E、高级技术附件(ATA)、串行ATA、并行ATA、SCSI、ESDI、电子集成驱动器(IDE)等的各种接口协议中的至少一种来与存储系统1000a的外部(主机)进行通信。

存储单元阵列110可包括多个存储单元。例如，多个存储单元可以是闪存单元。然而，本发明构思不限于此。例如，多个存储单元可以是诸如电阻式RAM(RRAM)、相变RAM(PRAM)或磁性RAM(MRAM)的电阻式存储单元。存储单元阵列110可以是包括一个存储单元垂直地布置在另一存储单元上的垂直NAND串的3维存储单元阵列。

存储装置1100a可包括存储单元阵列110、测试单元阵列120和测试逻辑140。存储装置1100a可实现为在图16中示出的存储装置400a。因此，上述的存储装置400a的细节可应用于本示例性实施例。

测试单元阵列120可形成在存储单元阵列110的外围区中。测试单元阵列120可在基板或半导体层上形成在与存储单元阵列110相同的级处。在示例性实施例中，测试单元阵列120可具有与存储单元阵列110相同的结构。例如，包括在测试单元阵列120中的栅电极的数量可与包括在存储单元阵列110中的栅电极的数量相同。另外，包括在测试单元阵列120中的垂直沟道结构的布置形状可与包括在存储单元阵列110中的垂直沟道结构的布置形状相同。然而，发明构思不限于此。例如，测试单元阵列120可具有与存储单元阵列110不同的结构。

测试逻辑140可执行对于测试单元阵列120的测试操作。在示例性实施例中，测试逻辑140可执行用于检查测试单元阵列120自身的电性能的测试操作。在示例性实施例中，测试逻辑140可使用测试单元阵列120来执行用于检查测试单元阵列120的电性能的测试操作。

在本发明构思的示例性实施例中，测试逻辑140可形成在存储单元阵列110和测试单元阵列120下方。例如，如参照图6所描述的，存储单元阵列110和测试单元阵列120可形成在基板上的第二级中，测试逻辑140可形成在基板上的第一级中。

在示例性实施例中，存储装置1100a的操作可基于从测试逻辑140提供的测试结果来内部控制。

在示例性实施例中，存储装置1100a可将使用测试单元阵列120产生的测试结果提供到存储控制器1200a。例如，可通过用于数据DATA、地址ADDR、指令CMD的信号路径中的至少一个将测试结果提供到存储控制器。在示例性实施例中，可通过用于测试结果的专用信号路径将测试结果提供到存储控制器。存储控制器1200a可基于测试结果产生用于控制存储单元阵列110的操作的信号，并且可将信号作为控制信号CTRL提供到存储装置1100a。存储装置1100a可基于控制信号CTRL控制对于测试单元阵列110的编程(或写入)、读取和擦除操作。

图18是示出根据本发明构思的示例性实施例的存储系统的框图。

参照图18，存储系统1000b可包括存储装置1100b和存储控制器1200b。存储控制器1200b可包括测试逻辑210，存储装置1100b可包括存储单元阵列110、测试单元阵列120和控制逻辑130。

存储控制器1200b可将地址ADDR、指令CMD和控制信号CTRL提供到存储装置1100b，由此控制对于存储装置1100b的编程(或写入)、读取和擦除操作。可在存储控制器1200b与存储装置1100b之间发送和接收数据。

根据本示例性实施例的存储装置1100b可与图17的存储装置1100a基本上相似地实现。因此，将省略重复的描述。在本示例性实施例中，存储控制器1200b可包括测试逻辑210。测试逻辑210可总体上控制对于存储装置1100b的测试操作。测试逻辑210可包括对于存储装置1100b的测试算法。例如，测试逻辑210可产生用于控制对于存储单元阵列110和测试单元阵列120的测试操作的控制信号CTRL，并且将控制信号CTRL提供到存储装置1100b。控制逻辑130可响应于控制信号CTRL来测试存储单元阵列110和测试单元阵列120。存储装置1100b可将测试结果提供到存储控制器1200b，存储控制器1200b可基于测试结果产生用于控制存储单元阵列110的操作的信号。

在示例性实施例中，测试逻辑210可接收从存储单元阵列110或测试单元阵列120获得的数据，并且通过分析数据来确定测试结果。存储控制器1200b可基于确定出的测试结果来产生用于控制存储单元阵列110的操作的信号，并且将所述信号作为控制信号CTRL提供到存储装置1100b。存储装置1100b可基于控制信号CTRL来控制对于存储单元阵列110的编程(或写入)、读取和擦除操作。

在本发明构思的示例性实施例中，控制逻辑130可形成在存储单元阵列110和测试单元阵列120下方。例如，如参照图6所描述的，存储单元阵列110和测试单元阵列120可形成在基板上的第二级中，控制逻辑130可形成在基板上的第一级中。

图19是示出根据本发明构思的示例性实施例的存储卡系统的框图。

参照图19，存储卡系统2000可包括主机2100和存储卡2200。主机2100可包括主机控制器2110和主机连接部2120。存储卡2200可包括卡连接部2210、卡控制器2220和存储装置2230。

主机2100可将数据写入到存储卡2200，或可读取存储在存储卡2200中的数据。主机控制器2110可通过主机连接部2120将指令CMD、从主机2100中的时钟产生器(未示出)产生的时钟信号CLK以及数据DATA传输到存储卡2200。

卡控制器2220可与从卡控制器2220中的时钟产生器(未示出)产生的时钟信号同步并且响应于通过卡连接部2210接收的指令将数据存储在存储装置2230中。存储装置2230可存储从主机2100传输的数据。存储装置2230可以是上面参照图1A至图16描述的存储装置100、100a、100b、100c、100d、200、200a、200b、300、400、400a中的任何一个。

存储装置2230可包括形成在构成存储单元阵列的第一栅极结构的外围处的第二栅极结构。第二栅极结构可构成电路元件。当存储装置2230形成在COP电路结构中时，第二栅极结构可形成在外围电路的上侧上，不需要用于形成第二栅极结构的附加布局空间。因此，可减小存储装置2230的布局面积。第二栅极结构可用作无源或有源元件。存储装置2230可根据包括第二栅极结构的电路元件的操作来稳定地操作。因此，可减小存储卡2200的尺寸，并且可稳定地操作存储卡2200。

存储卡2200可实现为紧凑式闪存卡(CFC)、微型硬盘(microdrive)、智能媒体卡(SMC)、多媒体卡(MMC)、安全数字卡(SDC)、记忆棒、USB闪存驱动器等。

图20是示出根据本发明构思的示例性实施例的计算系统的框图。

参照图20，计算系统3000可包括存储系统3100、处理器3200、RAM3300、输入/输出装置3400和电源3500。计算系统3000还可包括用于与视频卡、声卡、存储卡、USB装置或其他电子装置通信的端口，虽然端口未示出在图20中。计算系统3000可实现为个人计算机、或实现为诸如膝上型电脑、蜂窝电话、个人数字助理(PDA)、相机等的便携式电子装置。

处理器3200可执行特定的计算或任务。根据示例性实施例，处理器3200可以是微处理器或中央处理单元(CPU)。处理器3200可通过诸如地址总线、控制总线、数据总线等来与RAM 3300、输入/输出装置3400和存储系统3100通信。根据示例性实施例，处理器3200还可连接到诸如外围组件互连(PCI)总线的扩展总线。

存储系统3100可与处理器3200、RAM 3300和输入/输出装置3400通信。存储系统3100可存储接收的数据，或根据处理器3200的请求将存储的数据提供到处理器3200、RAM 3300或输入/输出装置3400。存储系统3100可以是上面参照图17和图18描述的存储系统1000a、1000b。在示例性实施例中，存储系统3100可包括上面参照图1A至图16描述的存储装置100、100a、100b、100c、100d、200、200a、200b、300、400、400a。存储系统3100可具有减小的尺寸，同时被稳定地操作。

RAM 3300可存储用于计算系统3000的操作所需的数据。例如，RAM3300可实现为DRAM、移动RAM、SRAM、PRAM、FRAM、RRAM和/或MRAM。

输入/输出装置3400可包括诸如键盘、小型键盘、鼠标等的输入装置以及诸如打印机、显示器等的输出装置。电源3500可供应用于计算系统2000的操作所需的操作电压。

图21是示出根据本发明构思的示例性实施例的SSD系统的框图。

参照图21，SSD系统4000可包括主机4100和SSD 4200。SSD 4200通过信号连接器将信号发送到主机4100以及从主机4100接收信号，并且通过电力连接器接收电力。

SSD 4200可包括SSD控制器4210、辅助电源4220和多个存储装置4230、4240、4250。多个存储装置4230、4240、4250可以是垂直堆叠的NAND闪存装置。多个存储装置4230、4240、4250可包括根据本发明构思的示例性存储装置。例如，多个存储装置4230、4240、4250可包括形成在构成存储单元阵列的第一栅极结构的外围处的第二栅极结构。多个存储装置4230、4240、4250可稳定地操作，并且具有减小的尺寸。因此，SSD 4200也可具有减小的尺寸，并且展现增强的性能。

虽然已经参照本发明构思的示例性实施例示出并描述了本发明构思，但对于本领域普通技术人员将明显的是，在不脱离由权利要求限定的发明构思的精神和范围的情况下，可在这里作出形式和细节上的各种改变。