相关申请的交叉参考本申请要求于2014年12月31日提交的第62/098,761号美国临时专利申请的优先权，其全部内容结合于此作为参考。技术领域本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
背景技术：
半导体集成电路(IC)工业经历了快速发展。IC材料和设计的技术进步产生了多个IC时代。每个时代都具有比先前时代更小且更复杂的电路。然而，这些进步增加了处理和制造IC的复杂程度。在IC演进过程中，功能密度(即，单位芯片面积中互连器件的数量)通常会提高而几何尺寸(即，可使用制造工艺创建的最小组件(或线))在减小。这种规模缩小工艺通常通过增加生产效率和降低相关成本来提供很多益处。然而，由于部件尺寸不断减小，所以制造工艺也逐渐变得更难执行。因此，形成尺寸越来越小的可靠半导体器件具有挑战性。
技术实现要素：
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件结构，包括：衬底，具有第一源极区和第一漏极区；第一栅极，位于所述衬底上方并且介于所述第一源极区与所述第一漏极区之间；第一接触结构，位于所述第一源极区上方，其中，所述第一接触结构电连接至所述第一源极区；第二接触结构，位于所述第一漏极区上方，其中，所述第二接触结构电连接至所述第一漏极区；以及导电层，将所述第一栅极电连接至所述第一接触结构和所述第二接触结构。在半导体器件结构中，所述导电层延伸横跨所述第一栅极、所述第一接触结构和所述第二接触结构。该半导体器件结构还包括：隔离结构，位于所述衬底中并且围绕所述衬底的有源区，其中，所述第一源极区和所述第一漏极区位于所述有源区中，并且所述第一栅极上方的导电层位于所述有源区上方。在半导体器件结构中，所述导电层具有H形的形状。该半导体器件结构还包括：隔离结构，位于所述衬底中并且围绕所述衬底的有源区，其中，所述第一源极区和所述第一漏极区位于所述有源区中，并且所述第一栅极上方的导电层位于所述隔离结构上方。在半导体器件结构中，所述导电层与所述第一栅极、所述第一接触结构和所述第二接触结构直接接触。该半导体器件结构还包括：第二栅极，位于所述衬底上方，其中，所述导电层延伸横跨所述第二栅极、所述第一栅极、所述第一接触结构和所述第二接触结构，并且所述导电层电连接至所述第二栅极。该半导体器件结构还包括：隔离结构，位于所述衬底中并且围绕所述衬底的有源区，其中，所述第一源极区和所述第一漏极区位于所述有源区中，并且整个所述第二栅极位于所述隔离结构上方。该半导体器件结构还包括：隔离结构，位于所述衬底中并且围绕所述衬底的第一有源区和第二有源区，其中，所述第一源极区和所述第一漏极区位于所述第一有源区中，并且所述第二栅极位于所述第二有源区上方。在半导体器件结构中，所述衬底还具有第二源极区和第二漏极区，并且所述导电层将所述第一栅极电连接至所述第二源极区和所述第二漏极区。根据本发明的另一方面，提供了一种半导体器件结构，包括：衬底，具有源极区和漏极区；第一栅极，位于所述衬底上方并且介于所述源极区与所述漏极区之间；第一接触结构，位于所述源极区上方，其中，所述第一接触结构电连接至所述源极区；第二接触结构，位于所述漏极区上方，其中，所述第二接触结构电连接至所述漏极区；以及导电层，将所述第一栅极电连接至所述第一接触结构和所述第二接触结构，其中，所述导电层具有第一宽度，所述第一栅极具有第二宽度，所述第一接触结构具有第三宽度，所述第二接触结构具有第四宽度。并且所述第一宽度大于所述第二宽度、所述第三宽度和所述第四宽度之和。在半导体器件结构中，所述第一栅极上方的导电层具有的长度大于所述第一栅极的第二宽度。在半导体器件结构中，所述导电层包括第一导线和第二导线，所述第一导线覆盖所述第一接触结构，并且所述第二导线覆盖所述第二接触结构。该半导体器件结构还包括：隔离结构，位于所述衬底中并且围绕所述衬底的有源区，其中，所述源极区和所述漏极区位于所述有源区中，并且所述第一栅极上方的导电层位于所述有源区上方。该半导体器件结构还包括：第二栅极，位于所述衬底上方，其中，所述导电层延伸横跨所述第二栅极、所述第一栅极、所述第一接触结构和所述第二接触结构，并且所述导电层电连接至所述第二栅极。根据本发明的又一方面，提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成栅极、第一介电层、第一接触结构和第二接触结构，其中，所述衬底具有位于所述栅极的相对的两侧处的源极区和漏极区，所述第一接触结构和所述第二接触结构分别位于所述源极区和所述漏极区上方，并且所述第一介电层围绕所述栅极、所述第一接触结构和所述第二接触结构；在所述第一介电层上方形成第二介电层，其中，所述第二介电层具有暴露所述栅极、所述第一接触结构和所述第二接触结构的开口；以及在所述开口中形成导电层，以将所述栅极电连接至所述第一接触结构和所述第二接触结构。在该用于形成半导体器件结构的方法中，形成所述第二介电层包括：在所述第一介电层、所述栅极、所述第一接触结构和所述第二接触结构上方沉积第二介电材料层；以及去除部分所述第二介电材料层，以形成所述开口。在该用于形成半导体器件结构的方法中，去除部分所述第二介电材料层包括干蚀刻工艺。在该用于形成半导体器件结构的方法中，所述干蚀刻工艺包括等离子体蚀刻工艺。该用于形成半导体器件结构的方法还包括：在形成所述第二介电层之前，在所述栅极和所述第一介电层上方形成蚀刻停止层，并且形成所述第二介电层包括：在所述蚀刻停止层、所述第一接触结构和所述第二接触结构上方沉积第二介电材料层；以及去除所述第二介电材料层的部分和所述第二介电材料层的部分下面的蚀刻停止层，以形成所述开口。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1A至图1O是根据一些实施例的用于形成半导体器件结构的工艺的多个阶段的截面图。图2A-1至图2E-1是根据一些实施例的用于形成半导体器件结构的工艺的多个阶段的截面图。图2A-2至图2E-2是根据一些实施例的用于形成半导体器件结构的工艺的多个阶段的俯视图。图3A是根据一些实施例的图2E-1和图2E-2的半导体器件结构的俯视图。图3B是示出根据一些实施例的沿着图3A中的截面线I-I’的半导体器件结构的截面图。图3C是示出根据一些实施例的沿着图3A中的截面线II-II’的半导体器件结构的截面图。图4A是根据一些实施例的半导体器件结构的俯视图。图4B是示出根据一些实施例的沿着图4A中的截面线4B-4B’的半导体器件结构的截面图。图4C是示出根据一些实施例的沿着图4A中的截面线4C-4C’的半导体器件结构的截面图。图5A是根据一些实施例的半导体器件结构的俯视图。图5B是示出了根据一些实施例的沿着图5A中的截面线5B-5B’的半导体器件结构的截面图。图6A是根据一些实施例的半导体器件结构的俯视图。图6B是示出根据一些实施例的沿着图6A中的截面线6B-6B’的半导体器件结构的截面图。图7A是根据一些实施例的半导体器件结构的俯视图。图7B是示出根据一些实施例的沿着图7A中的截面线7B-7B’的半导体器件结构的截面图。图7C是示出根据一些实施例的沿着图7A中的截面线7C-7C’的半导体器件结构的截面图。图7D是示出根据一些实施例的沿着图7A中的截面线7D-7D’的半导体器件结构的截面图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述部件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。应该理解，可以在该方法之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或去除所描述的一些操作。图1A至图1O是根据一些实施例的用于形成半导体器件结构的工艺的多个阶段的截面图。如图1A所示，提供半导体衬底110。半导体衬底110包括半导体晶圆(诸如硅晶圆)或半导体晶圆的一部分。在一些实施例中，半导体衬底110由元素半导体材料制成，包括单晶、多晶或非晶结构的硅或锗。在一些其他实施例中，半导体衬底110由以下材料制成：化合物半导体，诸如碳化硅、砷化镓、磷化钾、磷化铟、砷化铟；合金半导体，诸如SiGe或GaAsP；或它们的组合。在一些实施例中，半导体衬底110包括多层半导体、绝缘体上半导体(SOI)(诸如绝缘体上硅或绝缘体上锗)或它们的组合。如图1A所示，根据一些实施例，隔离结构120形成在半导体衬底110中。根据一些实施例，隔离结构120围绕半导体衬底110的有源区A1。根据一些实施例，将隔离结构120配置为限定并且电隔离形成在半导体衬底110中的多种器件元件(未示出)。多种器件元件的实例包括晶体管(如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)、二极管、其他合适的元件或它们的组合。执行多种工艺(诸如沉积、蚀刻、注入、光刻、退火、平坦化、其他可适用的工艺或它们的组合)以形成多种器件元件，。根据一些实施例，隔离结构120由介电材料制成。根据一些实施例，介电材料包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低K介电材料、其他合适的材料或它们的组合。根据一些实施例，通过使用隔离技术(诸如半导体局部氧化(LOCOS)、浅沟槽隔离(STI)等)来形成隔离结构120。在一些实施例中，隔离结构120的形成包括：通过对半导体衬底110执行光刻工艺和蚀刻工艺来图案化半导体衬底110，以在半导体衬底110中形成沟槽；并且利用介电材料来填充该沟槽。根据一些实施例，用于形成沟槽的蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、等离子体蚀刻工艺或它们的组合。根据一些实施例，沟槽的填充包括化学汽相沉积工艺。在一些实施例中，填充的沟槽具有多层结构，诸如填充有氮化硅或氧化硅的热氧化衬里层。如图1A所示，根据一些实施例，栅极介电材料层130a沉积在半导体衬底110上方。根据一些实施例，栅极介电材料层130a由氧化硅制成。根据一些实施例，使用化学汽相沉积工艺(CVD工艺)来沉积栅极介电材料层130a。如图1A所示，根据一些实施例，伪栅极材料层140a沉积在栅极介电材料层130a上方。根据一些实施例，伪栅极材料层140a由多晶硅制成。根据一些实施例，使用化学汽相沉积工艺来沉积伪栅极材料层140a。如图1A所示，根据一些实施例，掩模层150形成在伪栅极材料层140a上方。根据一些实施例，掩模层150暴露伪栅极材料层140a的部分。在一些实施例中，掩模层150包括氧化物或氮化物，诸如氧化硅、氮氧化硅、氮化硅等。根据一些实施例，通过沉积工艺(诸如化学汽相沉积工艺)、光刻工艺和蚀刻工艺来形成该掩模层150。如图1B所示，根据一些实施例，去除通过掩模层150所暴露的伪栅极材料层140a，并且还去除位于被去除的伪栅极材料层140a下面的栅极介电材料层130a。根据一些实施例，保留在掩模层150下面的伪栅极材料层140a形成伪栅极140。根据一些实施例，保留在伪栅极140下面的栅极介电材料层130a形成栅极介电层130。根据一些实施例，去除工艺包括干蚀刻工艺。如图1C所示，根据一些实施例，保护层160形成在半导体衬底110上方，以覆盖掩模层150、伪栅极140和栅极介电层130。根据一些实施例，将保护层160配置为在伪栅极去除工艺期间保护随后形成的间隔件以免被损害。根据一些实施例，保护层160包括氧化物。根据一些实施例，通过原子层沉积(ALD)工艺、化学汽相沉积工艺或物理汽相沉积工艺来形成保护层160。如图1C所示，根据一些实施例，间隔件层180a形成在保护层160上方，以覆盖掩模层150、伪栅极140和栅极介电层130。间隔件层180a包括绝缘材料，诸如氧化硅或氮化硅。根据一些实施例，使用化学汽相沉积工艺来形成间隔件层180a。如图1C和图1D所示，根据一些实施例，执行各向异性的蚀刻工艺，以去除部分间隔件层180a。根据一些实施例，保留在掩模层150、伪栅极140和栅极介电层130的侧壁上方的间隔件层180a形成间隔件180。根据一些实施例，间隔件180被配置为将随后形成的栅极与其他器件电隔离，并且间隔件180被配置为在随后的离子注入工艺中用作掩模层。根据一些实施例，各向异性的蚀刻工艺包括干蚀刻工艺。如图1E所示，根据一些实施例，重掺杂区112形成在半导体衬底110中。根据一些实施例，使用离子注入工艺来形成重掺杂区112。根据一些实施例，执行离子注入工艺，以将p型杂质(如，硼)或n型杂质(如，磷)引入半导体衬底110。根据一些实施例，重掺杂区112是重掺杂的源极区和重掺杂的漏极区。根据一些实施例，重掺杂区112位于伪栅极140的相对两侧处。如图1E所示，根据一些实施例，通过使用合适的工艺在重掺杂区112中形成应力源190。例如，合适的工艺包括用于去除部分半导体衬底110的蚀刻工艺和选择性的外延生长(SEG)工艺。根据所得到的MOS器件的期望类型，形成对沟道区施加压缩应力的应力源(诸如SiGe应力源)或对沟道区施加拉伸应力的应力源(诸如SiC应力源)。如图1E和图1F所示，根据一些实施例，去除掩模层150和掩模层150上方的保护层160。根据一些实施例，去除工艺包括干蚀刻工艺。如图1F所示，例如，可以通过使用化学汽相沉积工艺在间隔件180和应力源190上方形成间隔件氧化物层210。间隔件氧化物层210可以填充间隔件180与应力源190之间的间隙，以有助于随后形成的膜平滑地覆盖间隔件180和应力源190。然而，在一些其他实施例中，未形成间隔件氧化物层210。如图1F所示，根据一些实施例，接触蚀刻停止层230形成在半导体衬底110上方，以覆盖应力源190。根据一些实施例，接触蚀刻停止层230包括介电材料。根据一些实施例，接触蚀刻停止层230包括氮化硅。根据一些实施例，接触蚀刻停止层230形成在应力源190、间隔件180、伪栅极140和半导体衬底110上方。在一些其他实施例中，未形成接触蚀刻停止层230。如图1F所示，根据一些实施例，绝缘层240沉积在接触蚀刻停止层230上方。根据一些实施例，绝缘层240包括氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低k材料、多孔介电材料或它们的组合。根据一些实施例，使用CVD工艺、HDPCVD工艺、旋涂工艺、溅射工艺或它们的组合来沉积绝缘层240。此后，如图1G所示，根据一些实施例，在绝缘层240上执行平坦化工艺，直到暴露伪栅极140的顶面。根据一些实施例，平坦化工艺包括化学机械抛光(CMP)工艺。在执行平坦化工艺之后，绝缘层240具有基本平坦的表面，以有助于随后的工艺步骤。如图1H所示，根据一些实施例，去除伪栅极140。根据一些实施例，用于去除伪栅极140的去除工艺包括湿蚀刻工艺、干蚀刻工艺或它们的组合。在一些实施例中，还去除栅极介电层130。在去除伪栅极140和栅极介电层130之后，开口182形成在间隔件180之间。根据一些实施例，开口182是沟槽。如图1I所示，根据一些实施例，形成栅极介电层250，以覆盖开口182的底部。根据一些实施例，栅极介电层250还覆盖开口182的内壁以及保护层160、间隔件180、接触蚀刻停止层230和绝缘层240的顶面。栅极介电层250包括介电材料，诸如高介电常数(高k)材料。高k材料包括氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、其他合适的高k介电材料或它们的组合。根据一些实施例，高k材料由以下材料制成：金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的材料或它们的组合。根据一些实施例，可以通过任何合适的工艺来沉积栅极介电层250，诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、溅射、镀敷、其他合适的工艺或它们的组合。在一些实施例中，需要对栅极介电层250进行退火。在栅极介电层250形成之前，中间介电层(未示出)可以形成在半导体衬底110上方。中间介电层包括合适的介电材料，诸如氧化硅、硅化铪、氮氧化硅或它们的组合。如图1I所示，根据一些实施例，功函金属层260沉积在栅极介电层250上方。功函金属层260为晶体管提供期望的功函，以增强器件性能(包括提高的阈值电压)。在形成PMOS晶体管的实施例中，功函金属层260可以是能够提供适合于器件的功函值(诸如约等于或约大于4.8eV)的p型金属。根据一些实施例，p型金属包括金属、金属碳化物、金属氮化物、其他合适的材料或它们的组合。例如，p型金属由钛、氮化钛、其他合适的材料或它们的组合制成。另一方面，在形成NMOS晶体管的实施例中，功函金属层260可以是能够提供适合于器件的功函值(诸如约等于或约大于4.5eV)的n型金属。根据一些实施例，n型金属包括金属、金属碳化物、金属氮化物或它们的组合。例如，n型金属由钽、氮化钽或它们的组合制成。根据一些实施例，功函金属层260由以下材料制成：铪、锆、钛、钽、铝、金属碳化物(如，碳化铪或碳化锆)、铝化物、钌或它们的组合。根据一些实施例，使用PVD工艺、CVD工艺、ALD工艺、镀敷工艺、其他合适的方法或它们的组合来沉积功函金属层260。如图1I所示，根据一些实施例，栅电极层270(也称为金属栅电极层)沉积在功函金属层260上方，以填充开口182。根据一些实施例，栅电极层270包括合适的金属材料，诸如铝、钨、金、铂、钴、其他合适的金属、它们的合金或它们的组合。根据一些实施例，使用PVD工艺、CVD工艺、镀敷工艺等或它们的组合来沉积栅电极层270。此后，如图1J所示，根据一些实施例，执行平坦化工艺，以去除开口182外部的栅电极层270、功函金属层260和栅极介电层250。根据一些实施例，平坦化工艺包括化学机械抛光(CMP)工艺等。栅电极层270和功函金属层260一起形成栅极G(即，金属栅极)，绝缘层240围绕该栅极G。在一些实施例中，栅极堆叠结构S包括栅极G、栅极介电层250、保护层160、间隔件180、间隔件氧化物层210。如图1K所示，根据一些实施例，蚀刻停止层280(也称为绝缘层或介电层)沉积在绝缘层240、接触蚀刻停止层230、间隔件180、保护层160、功函金属层260和栅电极层270的顶面上方。根据一些实施例，蚀刻停止层280由氮化硅制成。如图1K所示，根据一些实施例，保护层290形成在蚀刻停止层280上。根据一些实施例，将保护层290配置为在随后的预非晶化注入(PAI)工艺期间保护蚀刻停止层280以免被损害。根据一些实施例，保护层290包括等离子体增强的氧化物(PEOX)层。如图1L所示，根据一些实施例，去除部分保护层290、部分蚀刻停止层280、部分绝缘层240和部分接触蚀刻停止层230，以形成穿过保护层290、蚀刻停止层280、绝缘层240和接触蚀刻停止层230的接触开口312。根据一些实施例，接触开口312暴露应力源190。根据一些实施例，去除工艺包括执行光刻工艺和蚀刻工艺。根据一些实施例，蚀刻工艺包括干蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。如图1L所示，根据一些实施例，介电间隔件衬里(DSL)层314共形地形成在保护层290上以及接触开口312的侧壁312a上。将DSL层314配置为保护侧壁312a以免被随后的PAI工艺损害。例如，DSL层314由SiOC或其他合适的材料制成。根据一些实施例，执行预非晶化注入(PAI)工艺，以减轻掺杂剂沟道效应并且增强掺杂剂活化。在一些实施例中，使用硅、锗或碳。在一些其他实施例中，使用惰性气体，诸如氖、氩、氪、氙和/或氡。PAI工艺防止随后掺杂的杂质遂穿(channelingthrough)晶格结构中的间隔到达比期望的深度更深的位置。作为PAI工艺的结果，将应力源190被暴露的并且位于开口312的底部312b处的部分变为非晶态。如图1M所示，根据一些实施例，执行自对准硅化(自对准的硅化)工艺，以在应力源190上/中形成金属硅化物区192。根据一些实施例，金属硅化物区192的材料由硅化镍制成。在一些实施例中，金属硅化物区192由合适的金属材料的硅化物材料制成。根据一些实施例，合适的金属材料包括钴(Co)、铂(Pt)、钛(Ti)、镱(Yb)、钼(Mo)、铒(Er)或它们的组合。在一些实施例中，未执行自对准硅化工艺。如图1M所示，根据一些实施例，导电层320沉积在保护层290上，并且导电层320填充在开口312中，以电接触金属硅化物区192。例如，通过PVD工艺或其他合适的工艺来形成导电层320。例如，导电层320由钨或其他合适的导电材料制成。如图1N所示，根据一些实施例，执行平坦化工艺，以去除开口312外部的导电层320和DSL层314并且去除保护层290。根据一些实施例，平坦化工艺包括化学机械抛光(CMP)工艺。根据一些实施例，在CMP工艺之后，保留在开口312中的导电层320形成接触结构322a和322b。根据一些实施例，接触结构322a和322b也称为导电接触塞。接触结构322a和322b电连接至接触结构322a和322b下面的金属硅化物区192以及对应的重掺杂区112(即，S/D区)。根据一些实施例，在CMP工艺之后，接触结构322a和322b、DSL层314和蚀刻停止层280的顶面彼此共面。如图1O所示，根据一些实施例，介电层330沉积在蚀刻停止层280、接触结构322a和322b以及DSL层314上方。根据一些实施例，未被图案化的介电层330也称为介电材料层。根据一些实施例，介电层330包括氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低k材料、多孔介电材料或它们的组合。根据一些实施例，使用CVD工艺、HDPCVD工艺、旋涂工艺、溅射工艺或它们的组合来沉积介电层330。如图1O所示，根据一些实施例，蚀刻停止层340沉积在介电层330上方。根据一些实施例，蚀刻停止层340包括介电材料。根据一些实施例，蚀刻停止层340包括氧化物或氮化物。图2A-1至图2E-1是根据一些实施例的用于形成半导体器件结构的工艺的多个阶段的截面图。图2A-2至图2E-2是根据一些实施例的用于形成半导体器件结构的工艺的多个阶段的俯视图。根据一些实施例，图2A-1至图2E-1是沿着图2A-2至图2E-2所示的线I-I’所截取的用于形成半导体器件结构的工艺的多个阶段的截面图。如图2A-1和图2A-2所示，根据一些实施例，在图1O的步骤之后，去除部分介电层330和部分蚀刻停止层340，以形成沟槽T1和T2。根据一些实施例，沟槽T1和T2都穿过介电层330和蚀刻停止层340。根据一些实施例，沟槽T1和T2分别暴露接触结构322a和322b。根据一些实施例，沟槽T1和T2暴露部分蚀刻停止层280。根据一些实施例，去除工艺包括干蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。如图2B-1和图2B-2所示，根据一些实施例，掩模层350形成在蚀刻停止层340上方。根据一些实施例，掩模层350具有暴露蚀刻停止层340的部分以及接触结构322a和322b的开口352。根据一些实施例，掩模层350包括光刻胶层。根据一些实施例，使用涂覆工艺和光刻工艺来形成掩模层350。如图2B-1、图2B-2、图2C-1和图2C-2所示，根据一些实施例，通过开口352去除开口352下面的部分蚀刻停止层340、部分介电层330、部分蚀刻停止层280、部分DSL层314。根据一些实施例，在去除工艺之后，开口P形成在蚀刻停止层340、介电层330和蚀刻停止层280中。根据一些实施例，开口P穿过蚀刻停止层340、介电层330和蚀刻停止层280。根据一些实施例，开口P暴露部分栅极G、部分栅极介电层250、部分保护层160、部分间隔件180、部分接触蚀刻停止层230、部分接触结构322a和322b以及部分DSL层314。根据一些实施例，开口P暴露接触结构322a和322b的顶面322c和侧壁322d。根据一些实施例，开口P将沟槽连接T1与T2。根据一些实施例，去除工艺包括干蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。此后，根据一些实施例，去除掩模层350。如图2D-1和图2D-2所示，根据一些实施例，导电层360形成在蚀刻停止层340上方，以填充开口P。根据一些实施例，导电层360与栅极G、栅极介电层250、保护层160、间隔件180、接触蚀刻停止层230、接触结构322a和322b以及DSL层314直接接触。导电层360包括钨或其他合适的导电材料。使用PVD工艺或其他合适的工艺来形成导电层360。如图2E-1和图2E-2所示，根据一些实施例，去除开口P以及沟槽T1和T2外部的导电层360。根据一些实施例，去除工艺包括平坦化工艺。根据一些实施例，平坦化工艺包括化学机械抛光工艺。根据一些实施例，在该步骤中，基本形成半导体器件结构300。根据一些实施例，导电层360具有连接部分362以及导线364和366。根据一些实施例，连接部分362位于开口P中，并且连接部分362连接至导线364和366。根据一些实施例，连接部分362连接至栅极G以及接触结构322a和322b。根据一些实施例，连接部分362(或导电层360)延伸横跨栅极G以及接触结构322a和322b。根据一些实施例，栅极G上方的连接部分362(或导电层360)位于有源区A1上方。在一些实施例中，根据一些实施例，部分连接部分362或整个连接部分362位于导线364与366之间。根据一些实施例，导线364和366分别位于沟槽T1和T2中。根据一些实施例，导线364和366分别覆盖接触结构322a和322b。在一些实施例中，导电层360具有H形的形状。在一些其他实施例中，未形成导线364和366。在一些实施例中，导电层360(或连接部分362)具有宽度W1。在一些实施例中，栅极G具有宽度W2。在一些实施例中，接触结构322a具有宽度W3，并且接触结构322b具有宽度W4。在一些实施例中，宽度W1大于宽度W2、W3和W4之和。在一些实施例中，栅极G上方的导电层360具有的长度L大于栅极G的宽度W2。根据一些实施例，开口P中的导电层360将栅极G电连接至接触结构322a和322b。因此，通过导电层360以及接触结构322a和322b将栅极G电连接至重掺杂区112(即，源极区和漏极区)。在一些实施例中，接触开口312、沟槽T1和T2和/或开口P的形成包括等离子体蚀刻工艺。等离子体蚀刻工艺可以导致半导体器件结构300的静电充电。导电层360能够将静电荷从栅极G(以及邻近栅极G或导电层360的介电层)传导至接触结构322a和322b以及重掺杂区122，并且通过接地的半导体衬底110传导至地线。因此，导电层360可以有效地减少半导体器件结构300的静电充电。在一些实施例中，由于在形成开口P期间去除了部分DSL层314，所以通过开口P暴露了接触结构322a和322b的部分侧壁322d。因此，根据一些实施例，导电层360(或连接部分362)不仅与接触结构322a和322b的顶面322c直接接触，而且与接触结构322a和322b的侧壁322d直接接触。结果，介于导电层360与接触结构322a和322b之间的电接触面积增大，从而减小了导电层360与接触结构322a和322b之间的电阻。在一些实施例中，根据一些实施例，接地结构370包括导电层360、栅极G以及接触结构322a和322b。在一些实施例中，根据一些实施例，接地结构370还包括重掺杂区112、应力源190、金属硅化物区192、DSL层314、间隔件180、间隔件氧化物层210、保护层160和/或栅极介电层250。图3A是根据一些实施例的图2E-1的半导体器件结构300的俯视图。图3B是示出根据一些实施例的沿着图3A中的截面线I-I’所截取的半导体器件结构300的截面图。图3C是示出根据一些实施例的沿着图3A中的截面线II-II’所截取的半导体器件结构300的截面图。如图3A至图3C所示，根据一些实施例，半导体器件结构300还包括形成在半导体衬底110的有源区A2上方晶体管380。根据一些实施例，隔离结构120围绕有源区A2。应该注意，根据一些实施例，为了简洁的目的，图3A至图3C仅示出了一个晶体管380和一个有源区A2。根据一些实施例，每一个晶体管380都包括栅极G、接触结构322a和322b、重掺杂区112和栅极介电层250，这些元件与接地结构370的元件类似。在一些实施例中，每一个晶体管380还包括应力源190、金属硅化物区192、DSL层314、间隔件180、间隔件氧化物层210、保护层160，这些元件与接地结构370的元件类似。可以在相同的步骤中形成晶体管380和接地结构370中的具有相同参考数字的元件。根据一些实施例，晶体管380包括导线412和414以及导电结构416。根据一些实施例，导线412和414穿过介电层330和蚀刻停止层340。根据一些实施例，导线412和414分别覆盖晶体管380的接触结构322a和322b。根据一些实施例，导线412电连接至接触结构322a。根据一些实施例，导线414电连接至接触结构322b。根据一些实施例，导电结构416穿过蚀刻停止层280、介电层330和蚀刻停止层340。根据一些实施例，导电结构416覆盖并且电连接至栅极G。根据一些实施例，整个导电结构416位于隔离结构120上方。由于接地结构370的导电层360可以有效地减少半导体器件结构300的静电充电，所以提高了晶体管380的电性能。导电层360具有一些变型例，下文中示例性地描述该变型例。图4A是根据一些实施例的半导体器件结构400的俯视图。图4B是示出了根据一些实施例的沿着图4A中的截面线4B-4B’所截取的半导体器件结构400的截面图。图4C是示出根据一些实施例的沿着图4A中的截面线4C-4C’所截取的半导体器件结构400的截面图。如图4A至图4C所示，根据一些实施例，除了半导体器件结构400的导电层360的连接部分362位于隔离结构120上方之外，半导体器件结构400与图2E-1和图2E-2的半导体器件结构300类似。根据一些实施例，半导体器件结构400的整个连接部分362都位于隔离结构120上方。根据一些实施例，栅极G上方的连接部分362位于隔离结构120上方。图5A是根据一些实施例的半导体器件结构500的俯视图。图5B是示出根据一些实施例的沿着图5A中的截面线5B-5B’的半导体器件结构500的截面图。如图5A和图5B所示，根据一些实施例，除了半导体器件结构500的导电层360还延伸至伪栅极堆叠结构510上之外，半导体器件结构500与图2E-1和图2E-2的半导体器件结构300类似。根据一些实施例，除了伪栅极堆叠结构510主要位于隔离结构120上方之外，伪栅极堆叠结构510与半导体器件结构300的栅极堆叠结构S(如图1J所示)类似。根据一些实施例，伪栅极堆叠结构510的整个栅极G位于隔离结构120上方。根据一些实施例，导电层360延伸横跨接触结构322a和322b、伪栅极堆叠结构510以及栅极堆叠结构S的栅极G。根据一些实施例，导电层360电连接至接触结构322a和322b、伪栅极堆叠结构510和栅极堆叠结构S的栅极G。导电层360能够将静电荷从伪栅极堆叠结构510的栅极G和栅极堆叠结构S的栅极传导至接触结构322a和322b以及重掺杂区112，并且经由接地的半导体衬底110传导至地线。根据一些实施例，导电层360位于接触结构322a和322b、伪栅极堆叠结构510的栅极G、栅极堆叠结构S的栅极、有源区A1以及隔离结构120上方。根据一些实施例，接触结构322b的部分进入连接部分362。图6A是根据一些实施例的半导体器件结构600的俯视图。图6B是示出根据一些实施例的沿着图6A中的截面线6B-6B’所截取的半导体器件结构600的截面图。如图6A和图6B所示，根据一些实施例，除了半导体器件结构600的导电层360还延伸至另一个接地结构370a上之外，半导体器件结构600与图5A和图5B的半导体器件结构500类似。隔离结构120还围绕有源区A2，并且接地结构370a位于有源区A2上方。根据一些实施例，接地结构370a与接地结构370类似，并且导电层360是接地结构370和370a的公共导电层。根据一些实施例，导电层360延伸横跨接地结构370和370a的栅极G和接触结构322a、322b。根据一些实施例，导电层360电连接至接地结构370和370a的栅极G和接触结构322a、322b。根据一些实施例，部分接触结构322a和322b进入连接部分362。导电层360能够将静电荷从伪栅极堆叠结构510和接地结构370、370a的栅极G传导至接触结构322a、322b和重掺杂区112，并且经由接地的半导体衬底110传导至地线。图7A是根据一些实施例的半导体器件结构700的俯视图。图7B是示出根据一些实施例的沿着图7A中的截面线7B-7B’所截取的半导体器件结构700的截面图。图7C是示出根据一些实施例的沿着图7A中的截面线7C-7C’所截取的半导体器件结构700的截面图。图7D是示出根据一些实施例的沿着图7A中的截面线7D-7D’所截取的半导体器件结构700的截面图。如图7A至图7D所示，根据一些实施例，除了导线364和366还延伸至半导体衬底110的有源区A2上方的另一个接地结构370a上之外，半导体器件结构700与图4A和图4B的半导体器件结构400类似。根据一些实施例，导线364连接至接地结构370和370a的接触结构322a。根据一些实施例，导线366连接至接地结构370和370a的接触结构322b。根据一些实施例，导电层360将接地结构370和370a的栅极G电连接至接地结构370和370a的重掺杂区112。根据一些实施例，导电层360是接地结构370和370a的公共导电层。根据一些实施例，提供半导体器件结构及其形成方法。方法(用于形成半导体器件结构的)形成导电层，以将栅极电连接至半导体衬底上方的接触结构。因此，导电层能够经由接触结构和半导体衬底将静电荷从栅极传导至地线。结果，导电层有效地减少了半导体器件结构的静电充电，从而提高了半导体器件结构的电性能。根据一些实施例，提供一种半导体器件结构。半导体器件结构包括：衬底，具有第一源极区和第一漏极区。半导体器件结构包括：第一栅极，位于衬底上方，并且该第一栅极介于第一源极区与第一漏极区之间。半导体器件结构包括：第一接触结构，位于第一源极区上方。第一接触结构电连接至第一源极区。半导体器件结构包括：第二接触结构，位于第一漏极区上方。第二接触结构电连接至第一漏极区。半导体器件结构包括：导电层，将第一栅极电连接至第一接触结构和第二接触结构。根据一些实施例，提供一种半导体器件结构。半导体器件结构包括：具有源极区和漏极区的衬底。半导体器件结构包括：第一栅极，位于衬底上方，并且该第一栅极介于源极区与漏极区之间。半导体器件结构包括：位于源极区上方的第一接触结构。第一接触结构电连接至源极区。半导体器件结构包括：位于漏极区上方的第二接触结构。第二接触结构电连接至漏极区。半导体器件结构包括：导电层，将第一栅极电连接至第一接触结构和第二接触结构。导电层具有第一宽度，栅极具有第二宽度，第一接触结构具有第三宽度，第二接触结构具有第四宽度，并且第一宽度大于第二宽度、第三宽度和第四宽度之和。根据一些实施例，提供一种用于形成半导体器件结构的方法。方法包括：在衬底上方形成栅极、第一介电层、第一接触结构和第二接触结构。衬底具有位于栅极的相对的两侧处的源极区和漏极区。第一接触结构和第二接触结构分别位于源极区和漏极区上方。第一介电层围绕栅极、第一接触结构和第二接触结构。方法包括：在第一介电层上方形成第二介电层。第二介电层具有暴露栅极、第一接触结构和第二接触结构的开口。方法包括：在开口中形成导电层，以将栅极电连接至第一接触结构和第二接触结构。上面论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域的技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。