半导体器件及其制造方法与流程

本发明涉及半导体集成电路，更具体地涉及具有金属栅极结构的半导体器件及其制造方法。

背景技术：

随着半导体工艺发展至纳米技术工艺节点以追求更高的器件密度、更高的性能以及更低的成本，来自制造和设计问题的挑战已经导致了具有高k(介电常数)材料的金属栅极结构的使用。通常通过使用栅极替代工艺来制造金属栅极结构。

技术实现要素：

为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种制造包括Fin FET的半导体器件的方法，所述方法包括：在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸并且包括上层，所述上层的部分从隔离绝缘层暴露；在所述鳍结构的部分上方形成伪栅极结构，所述伪栅极结构包括伪栅电极层和伪栅极介电层，所述伪栅极结构在垂直于所述第一方向的第二方向上延伸；在所述伪栅极结构、所述鳍结构和所述隔离绝缘层上方形成层间绝缘层；去除所述伪栅极结构以形成对应于所述伪栅极结构的空间；在所述空间中形成栅极介电层；在所述空间中的所述栅极介电层上方形成第一金属层；在所述空间的所述第一金属层上方形成第二金属层；部分地去除所述第一金属层和所述第二金属层，由此降低所述空间中的所述第一金属层和所述第二金属层的高度；在部分去除的所述第一金属层和所述第二金属层上方形成第三金属层。

根据本发明的另一些实施例，提供了一种制造半导体器件的方法中，所述方法包括：在衬底上方形成伪栅极结构；在所述伪栅极结构和所述衬底上方 形成层间绝缘层；去除所述伪栅极结构以形成对应于所述伪栅极结构的空间；在所述空间中形成栅极介电层；在所述空间中的所述栅极介电层上方形成第一金属层；在所述空间的所述第一金属层上方形成第二金属层；部分地去除所述第一金属层和所述第二金属层，由此降低所述空间中的所述第一金属层和所述第二金属层的高度；以及在部分去除的所述第一金属层和所述第二金属层上方形成第三金属层。

根据本发明的又一些实施例，提供了一种半导体器件，包括Fin FET，其中：所述Fin FET包括金属栅极结构，所述金属栅极结构包括：栅极介电层；设置在所述栅极介电层上方的第一金属层；设置在所述第一金属层上方的第二金属层；以及设置在所述第一金属层和所述第二金属层上方的第三金属层，所述第二金属层形成裂缝或空隙，以及所述第三金属层部分地填充所述裂缝或所述空隙。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据本发明的一个实施例的用于制造半导体FET器件的示例性流程图。

图2A至图11B示出了根据本发明的一个实施例的用于制造半导体FET器件的各个阶段的示例性图。

图12A至图16示出了根据本发明的另一实施例的用于制造半导体FET器件的各个阶段的示例性图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限制于所公开的 范围或树脂，而是可以取决于工艺条件和/或器件的期望的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚，可以以不同的比例任意地绘制各种部件。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可以表示“包括”或“由…组成”。

图1是用于制造具有鳍结构(Fin FET)的半导体FET器件的示例性流程图。流程图仅示出用于Fin FET器件的整个制造工艺的相关部分。应当理解，在图示出的工艺之前、期间和之后可以提供额外的操作，以及对于方法的额外的实施例可以替代和消除以下描述的操作中的一些。操作/工艺的次序是可以互换的。

图2A至图2C是根据一个实施例的制造工艺的各个阶段的一个阶段中的Fin FET器件的是理想截面图。图2D是沿着图2D的线A-A’的平面图、图2A是沿着图2D的线A-A’的截面图，图2B是沿着图2D的线B-B’的截面图以及图2C是沿着图2D的C-C’的截面图。

在图1的S101，在衬底10上制造鳍结构20。鳍结构20形成在衬底10上方并且从隔离绝缘层50突出。鳍结构20的从隔离绝缘层50突出的部分用作沟道层。

根据一个实施例，为了制造鳍结构，在衬底10上方形成掩模层。例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺形成掩模层。例如，衬底10是具有约1×10¹⁵cm^-3至约2×10¹⁵cm^-3的范围的掺杂浓度(impurity concentration)的p型硅衬底。在其他实施例中，衬底10是具有约1×10¹⁵cm^-3 至约2×10¹⁵cm^-3的范围的掺杂浓度的n型硅衬底。例如，在一些实施例中，掩模层包括焊盘氧化物层(例如，氧化硅)和氮化硅层。

可选地，衬底10可以包括：另一元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体，包括GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V化合物半导体；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可以从SOI衬底的硅层突出或可以从SOI衬底的绝缘层突出。在后者情况下，使用SOI衬底的硅层以形成鳍结构。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括各个区域，各个区域局已经适当地掺杂有杂质impurity(例如，p型或n型导电性)。

通过使用热氧化或CVD工艺来形成焊盘氧化物层。可以通过物理汽相沉积(PVD)，诸如溅射方法、CVD、等离子体增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LP CVD)、高密等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其他工艺来形成氮化硅掩模层。

在一些实施例中，焊盘氧化物层的厚度在约2nm至约15nm的范围内以及氮化硅掩模层的厚度在约2nm至约50nm的范围内。在掩模层上方进一步形成掩模图案。例如，掩模图案是通过光刻操作形成的光刻胶图案。

通过使用掩模图案作为蚀刻掩模，形成焊盘氧化物层和氮化硅掩模层的硬掩模图案。在一些实施例中，硬掩模图案的宽度在约5nm至约40nm的范围内。在特定实施例中，硬掩模图案的宽度在约7nm至约12nm的范围内。

通过使用掩模图案作为蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法通过沟槽蚀刻将衬底图案化为鳍结构20。鳍结构20的高度在约20nm至约300nm的范围内。在特定实施例中，高度在约30nm至约60nm的范围内。当鳍结构20的高度不均匀时，可以从与鳍结构的平均高度对应的平面处来测量从衬底的高度。鳍结构20的高度在约7nm至约15nm的范围内。

在该实施例中，体硅晶圆用作衬底10。然而，在一些实施例中，任何类型的衬底可以用作衬底10。例如，绝缘体上硅(SOI)晶圆可以用作起始材料，以及SOI晶圆的绝缘层构成衬底10以及SOI晶圆的硅层用于鳍结构 20。

如图2A至图2D所示，在X方向延伸的一个鳍结构20设置在衬底10上方。然而，鳍结构的数目不限于一个。数目可以是二、三四或五个或更多。此外，一个或多个伪鳍结构可以邻近鳍结构20的相对两侧设置以改进图案工艺中的图案拟真度。在一些实施例中，鳍结构20的宽度在约5nm至约40nm的范围内，以及在特定实施例中可以在约7nm至约15nm的范围内。当设置多个鳍结构时，在一些实施例中，鳍结构之间的空间可以在约5nm至约80nm的范围内，以及在其他实施例中，可以在约7nm至约15nm的范围内。然而，本领域技术人员应该认识到贯穿整个说明书中论述的尺寸和树脂仅是实例，并且可以改变以适合集成电路的不同尺度。

在这个实施例中，Fin FET器件是p型Fin FET。然而，本文公开的方法也适用于n型Fin FET器件。

在形成鳍结构20之后，在鳍结构20上方形成隔离绝缘层50。

隔离绝缘层50包括通过LPCVD(低压化学沉积)、等离子CVD或可流动CVD形成的一个或多个诸如氧化硅、氮氧化硅或氮化硅的绝缘材料的层。在可流动CVD中，沉积可流动的介电材料，而不沉积氧化硅。如其名字所示，可流动的介电材料在沉积期间可以流动以填充具有高的纵横比的间隙。通常将各种化学物加入至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键(nitrogen hydride bonds are added)。可流动的介电前体，尤其是可流动的氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢基基倍半硅氧烷(HSQ)、MSQ/HSQ、a全氢化硅氮烷(TCPS)、全氢化聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或诸如三硅烷胺(TSA)的甲硅烷基胺。这些可流动的氧化硅材料在多重操作中形成。在沉积可流动的膜之后，固化并退火该可流动的膜以去除不期望的元素以形成氧化硅。当去除不期望的元素时，浓缩和收缩可流动的膜。在允许实施例中，进行多重退火工艺。不止一次地固化并退火该可流动的膜。可流动的膜可以掺杂有硼和/或磷。在一些实施例中，可以通过SOG、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)来形成隔离绝缘层50。

在鳍结构20上方形成隔离绝缘层50之后，实施平坦化工艺以去除隔 离绝缘层50和掩模层(焊盘氧化物层和氮化硅掩模层)的部分。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。然后，进一步去除隔离绝缘层50从而暴露鳍结构20的沟道层。

在特定实施例中，可以使用湿蚀刻工艺部分地去除隔离绝缘层50，例如，通过将衬底浸入氢氟酸(HF)中。在另一实施例中，可以使用干蚀刻工艺部分地去除隔离绝缘层50。例如，可以使用CHF₃或BF₃作为蚀刻气体的干蚀刻工艺。

在形成隔离绝缘层50之后，可以实施例如退火工艺的热工艺以改进隔离绝缘层50的质量。在特定实施例中，通过在约900℃至约1050℃的范围的温度下在惰性气体(诸如N₂、Ar或He的环境下)环境下使用快速热退火(RTA)持续约1.5秒至约10秒的时间。

在图1的S102中，如图2A至2D所示，在鳍结构20的部分上方形成伪栅极结构40。

在隔离绝缘层50和暴露的鳍结构上方形成介电层和多晶硅层。以及然后实施图案化操作以获得包括由多晶硅制成的伪栅电极层45和伪栅极介电层30的伪栅极结构40。在一些实施例中，通过使用包括形成在氧化硅层上方的氮化硅层的硬掩模35来实施多晶硅层的图案化。在其他实施例中，硬掩模层可以包括形成在氮化硅层上方的氧化硅层。伪栅极介电层30可以是通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，伪栅极介电层30可以包括氧化硅、氮化硅、氮氧化硅或高k电介质的一个或多个层。在一些实施例中，栅极介电层的厚度在约5nm至约20nm的范围内，以及在其他实例中在约5nm至约10nm的范围内。

在一些实施例中，伪栅电极层45可以包括单层或多层结构。伪栅电极层45可以是具有均匀或非均匀掺杂的掺杂的多晶硅。伪栅电极层45可以使用诸如ALD、CVD、PVD、镀或他们的组合的合适的工艺来形成。在本实施例中，伪栅电极层45的宽度在约30nm至约60nm的范围内。在一些实施例中，栅电极层的厚度在约20nm至约400nm的范围内，以及可以在约50nm至约150nm的范围内。

如图3所示，在伪栅电极层45的两个主要侧面上方形成侧壁绝缘层47。 图3A是根据一个实施例的在制造工艺的各个阶段中的一个中的对应于图2D中的线C-C’的示例性截面图。

侧壁绝缘层47可以包括氧化硅、氮化硅、氮氧化硅或其他合适的材料。侧壁绝缘层47可以包括单层或多层结构。可以通过CVD、PVD、ALD或其他合适的技术来形成侧壁绝缘材料的毯状层。然后，对侧壁绝缘材料实施各向异性蚀刻以在栅极结构的两个主要侧面上形成一对侧壁绝缘层(间隔件)47。在一些实施例中侧壁绝缘层47的厚度在约5nm至约30nm的范围内，以及在其他实施例中在约10nm至约20nm的范围内。

在图1的S103中，如图3B所示，形成源极和漏极60。图3B是根据一个实施例的在制造工艺的各个阶段中的一个中的对应于图2D中的线B-B’的示例性截面图。源极和漏极60可以包括向沟道层应用应力的应变层。在一些实施例中，向下蚀刻鳍结构20的未被伪栅极结构40覆盖的上层的部分以形成凹进的部分。然后，在凹进的部分中形成适当的应变层。在一些实施例中，应变层包括单层或多层，单层或多层包括用于p型FET的SiGe和用于n型FET的SiP、SiC或SiCP。在凹进的部分中外延地形成应变层。

如图4所示，在具有侧壁绝缘层47的伪栅极结构40上方形成层间介电(ILD)层70。

在伪栅极结构和隔离绝缘层50上方形成介电材料，以及实施诸如回蚀刻工艺和/或化学机械抛光(CMP)工艺的平坦化操作，以获得图4所示的结构。用于层间介电层70的介电材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料。用于层间介电层70的介电材料可以与用于隔离绝缘层50的绝缘材料相同或不同。

在图1的S104中，在形成层间介电层70之后，如图5所示，通过干蚀刻和/或湿蚀刻去除伪栅极结构40以形成空间80。空间80的深度在约50nm至约400nm的范围内，以及可以在约100nm至约200nm的范围内。在一些实施例中，空间80的纵横比可以在0.5至20的范围内。

如图1的S105中，在空间80中形成栅极介电层90和金属栅极层100，如图6所示。在设置在鳍结构20的沟道层上方的界面层(未示出)上方形 成形成栅极介电层90。在一些实施例中，界面层可以包括具有0.2nm至1.5nm的范围内的氧化硅。氧化硅界面层可以通过氧化Si沟道层来形成。在其他实施例中，界面层的厚度在约0.5nm至约1.0nm的范围内。

栅极介电层90包括诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合的介电材料的一个或多个层。高k介电材料的实例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛二氧化铪-氧化铝(HfO₂-Al₂O₃)合金、其他合适的高k介电材料和/或它们的组合。例如，通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密等离子体CVD(HDPCVD)或其他合适的方法和/或它们的组合。在一些实施例中栅极介电层90的厚度在约1nm至约10nm的范围内，以及在其他实施例中可以在约2nm至约7nm的范围内。在一些实施例中，栅极介电层90可以包括由二氧化硅制成的界面层。

如图6所示，在栅极介电层90上方形成栅电极100。栅电极100包括诸如铝、铜、钛、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合的任何合适的金属材料的一个或多个层。

在本发明的特定实施例中，一个或多个功函调整层(未示出)可以插入在栅极介电层90和栅电极100之间。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi or TiAlC的单层，或这些材料的两种以上的多层。对于p型Fin FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一个或多个可以用作功函调整层。

如图6所示，栅电极100的金属材料不完全填充空间80。

如图7所示，在栅电极100上方形成薄金属层110。在一个实施例中，薄金属层110包括例如通过使用WCl₅和H₂作为源气的ALD形成的钨(W)。通常，通过ALD形成的钨选择性地形成在导电表面上方并且不形成在绝缘表面上方。钨薄金属层110的厚度在一些实施例中在约0.5nm至约7nm的范围内，以及在其他实施例中在约1nm至约5nm的范围内。

如图8所示，形成填充金属层120。在薄金属层110上方形成填充金属层120。在一个实施例中，填充金属层120包括例如通过CVD形成的钨(W)。 在钨的CVD之后，由于空间80的高纵横比，因此可以形成裂缝或空隙125。在一些实施例中，可以实施诸如CMP的平坦化操作以去除形成在界面介电层70上方的钨。

在图1的S106中，如图9所示，部分地去除(凹进)形成在空间80中的金属栅极结构。通过使用含氟气体(例如，NF₃)和/或含氯气体(例如，BCl₃)来回蚀刻包括金属栅电极100和钨层110和120的金属栅极结构以降低其高度。

在图1的S107中，在凹进的金属栅极结构上方形成导电覆盖层。如图10所示，在凹进的金属栅极结构上方导电覆盖层130。在一个实施例中，导电覆盖层包括通过使用WCl₅和H₂作为源气的ALD形成的钨。通常，通过ALD形成的钨选择性地形成在导电表面上方并且不形成在绝缘表面上方。因此，钨仅形成在蚀刻的金属栅极结构上方以及基本不形成在设置在空间80的侧壁上的栅极介电层90上。钨覆盖层130的的厚度在一些实施例中在约0.5nm至约15nm的范围内，以及在其他实施例中在约1nm至约10nm的范围内。导电覆盖层130可以部分地或完全地填充空隙125。

在其他实施例中，层110、120和/或130可以由诸如氮化钨的钨的化合物或其他耐火金属和它们的化合物的一个或多个来制成。例如，Ta、Ti和/或它们的氮化物可以用作层110、120和/或130。

在S106的金属栅极结构的回蚀刻操作中，可以在钨层的蚀刻的表面上形成凹点，这将导致较高的栅极电阻。由于钨进一步形成在蚀刻的金属栅极结构上方，因此钨填充凹点，由此降低栅极电阻。

在图1的S108中，如图11A和11B所示，在金属栅极结构上方形成绝缘覆盖层140。图11A是对应于图2D的线C-C’的示例性截面图，以及图11B是根据一个实施例的在制造工艺的各个阶段中的一个中的对应于图2D的线B-B’的示例性截面图。示出的覆盖层140(例如，氮化硅层)形成在空间80中的金属栅极结构上方。可以通过CVD或A LD来形成氮化硅覆盖层140。在氮化硅的沉积之后可以实施平坦化操作。

应当理解，图11A和11B示出的器件可以经受进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件。

图12A至图16示出了根据本发明的另一实施例的用于制造半导体FET器件的各个阶段的示例性图。在这个实施例中，半导体FET器件是平面型FET。结合以上实施例(图1至图11B)描述的材料、操作和/或尺寸通常适用于下面的实施例，以及可以省略材料、操作和/或尺寸的适当的解释。

图12A是半导体FET器件的示例性截面图，以及图12B是根据一个实施例的在制造工艺的各个阶段中的一个中的沿着图12A的D-D’线的半导体FET器件的示例性截面图。

图12A和图12B示出了在衬底210上方形成伪栅极结构240之后的结构。衬底210包括将会是源极和漏极的区域215，以及在平面图中浅沟槽隔离(STI)区250围绕区域215。

伪栅极结构包括伪栅电极245和伪栅极介电层230。类似于如前所述的实施例，在衬底10上方形成介电层和多晶硅层，以及然后实施图案化操作以获得伪栅极结构240。在一些实施例中，伪栅电极层245由多晶硅制成。在一些实施例中，通过使用硬掩模235实施多晶硅层的图案化，硬掩模包括形成在氧化硅层上方的氮化硅层。在其他实施例中，硬掩模可以包括形成在氮化硅层上方的氧化硅层。伪栅极介电层230可以是氧化硅。

类似于如前所述的实施例，在伪栅电极层245的两个主要侧面上方形成侧壁绝缘层247。侧壁绝缘层247可以包括氧化硅、氮化硅、氮氧化硅或其他合适的材料。

图13是根据一个实施例的在制造工艺的各个阶段中的一个中的对应于图12A的D-D’线的半导体FET器件的示例性截面图。如图13所示，形成源极和漏极260。在本发明的一个实施例中，采用突出的源极/漏极结构。通过包括干蚀刻和/或湿蚀刻的蚀刻操作使衬底210的区域215凹进。在湿蚀刻的情况下，使用TMAH(氢氧化四甲铵)、KOH或其他合适的蚀刻剂。

然后，在凹槽中形成应变材料。在一些实施例中，应变材料包括用于p型FET的SiGe以及用于n型FET的SiP、SiC或SiCP的单层或多层。在特定实施例中，应变材料外延地形成在凹槽中。

如图14所示，在伪栅极结构240、源极和漏极260以及衬底210上方形成层间介电层270。实施在伪栅极结构240、源极和漏极260以及衬底 210上方形成介电材料，以及实施诸如回蚀刻工艺和/或化学机械抛光(CMP)工艺的平坦化操作，以获得图14所示的结构。

在形成层间介电层270之后，如图15所示，通过干蚀刻和/或湿蚀刻去除伪栅极结构240以形成空间280。空间280的深度在约50nm至约400nm的范围内，以及可以在约100nm至约200nm的范围内。在一些实施例中，空间280的纵横比可以在0.5至20的范围内。

在形成空间280之后，实施类似于图6至图11B描述的那些操作的操作，获得图16所示的结构。类似于图11A和图11B，金属栅极结构包括高k栅极介电层290、金属栅电极300、由钨制成的填充金属层320、由钨制成的导电覆盖层330以及由氮化硅制成的绝缘覆盖层340.

应该理解，图16示出的器件可以经受进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件。

在本发明中，在使金属栅极凹进之后，形成由例如钨制成的导电覆盖层。通过导电覆盖层的沉积，可以填充在凹进蚀刻操作中形成的凹点，由此降低栅极电阻。

将理解，在本文中并不必讨论所有的优势，没有特定的优势对于所有的实施例或实例是必须的。以及其他实施例或实例可以提供不同的优势。

根据本发明的一个方面，在制造包括Fin FET的半导体器件的方法中，在衬底上方形成鳍结构。鳍结构在第一方向上延伸并且包括上层。上层的部分从隔离绝缘层暴露。在鳍结构的部分上方形成伪栅极结构。伪栅极结构包括伪栅电极层和伪栅极介电层。伪栅极结构在垂直于第一方向的第二方向上延伸。在伪栅极结构、鳍结构和隔离绝缘层上方形成层间绝缘层。去除伪栅极结构以形成对应于伪栅极结构的空间。在空间中形成栅极介电层。在空间中的栅极介电层上方形成第一金属层。在空间的第一金属层上方形成第二金属层。部分地去除第一金属层和第二金属层，由此降低空间中的第一金属层和第二金属层的高度。在部分去除的第一金属层和第二金属层上方形成第三金属层。

根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成伪栅极结构。在伪栅极结构和衬底上方形成层间绝缘层。去除伪栅极结构以形成对应于伪栅极结构的空间。在空间中形成栅极介电层。在空间中的栅极介电层 上方形成第一金属层。在空间的第一金属层上方形成第二金属层。部分地去除第一金属层和第二金属层，由此降低空间中的第一金属层和第二金属层的高度。在部分去除的第一金属层和第二金属层上方形成第三金属层。

根据根据本发明的另一方面，半导体器件包括Fin FET。Fin FET包括金属栅极结构，金属栅极结构包括栅极介电层；设置在栅极介电层上方的第一金属层；设置在第一金属层上方的第二金属层；以及设置在第一金属层和第二金属层上方的第三金属层。第二金属层形成裂缝或空隙，以及第三金属层部分地填充裂缝或空隙。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种制造包括Fin FET的半导体器件的方法，所述方法包括：在衬底上方形成鳍结构，所述鳍结构在第一方向上延伸并且包括上层，所述上层的部分从隔离绝缘层暴露；在所述鳍结构的部分上方形成伪栅极结构，所述伪栅极结构包括伪栅电极层和伪栅极介电层，所述伪栅极结构在垂直于所述第一方向的第二方向上延伸；在所述伪栅极结构、所述鳍结构和所述隔离绝缘层上方形成层间绝缘层；去除所述伪栅极结构以形成对应于所述伪栅极结构的空间；在所述空间中形成栅极介电层；在所述空间中的所述栅极介电层上方形成第一金属层；在所述空间的所述第一金属层上方形成第二金属层；部分地去除所述第一金属层和所述第二金属层，由此降低所述空间中的所述第一金属层和所述第二金属层的高度；在部分去除的所述第一金属层和所述第二金属层上方形成第三金属层。

在上述方法中，其中，所述第二金属层包括其他耐火金属或其他耐火金属的化合物的一个或多个。

在上述方法中，其中，所述第二金属层包括其他耐火金属或其他耐火 金属的化合物的一个或多个；其中，形成所述第二金属层包括：通过原子层沉积在所述第一金属层上方形成第一层；以及通过化学汽相沉积在所述第一层上方形成第二层。

在上述方法中，其中，所述第二金属层包括其他耐火金属或其他耐火金属的化合物的一个或多个；其中，所述第三金属层包括其他耐火金属或其他耐火金属的化合物的一个或多个。

在上述方法中，其中，所述第二金属层包括其他耐火金属或其他耐火金属的化合物的一个或多个；其中，所述第三金属层包括其他耐火金属或其他耐火金属的化合物的一个或多个；其中，通过原子层沉积在部分去除的所述第一金属层和所述第二金属层上方选择性地形成所述第三金属层。

在上述方法中，其中，在形成所述第二金属层之后，在所述空间中形成裂缝或空隙。

在上述方法中，其中，在形成所述第二金属层之后，在所述空间中形成裂缝或空隙；其中，通过所述第三金属层填充所述裂缝或所述空隙的部分。

在上述方法中，其中，所述第三金属层的厚度在0.5nm至15nm的范围内。

在上述方法中，还包括在所述第三金属层上方形成绝缘覆盖层。

根据本发明的另一些实施例，提供了一种制造半导体器件的方法中，所述方法包括：在衬底上方形成伪栅极结构；在所述伪栅极结构和所述衬底上方形成层间绝缘层；去除所述伪栅极结构以形成对应于所述伪栅极结构的空间；在所述空间中形成栅极介电层；在所述空间中的所述栅极介电层上方形成第一金属层；在所述空间的所述第一金属层上方形成第二金属层；部分地去除所述第一金属层和所述第二金属层，由此降低所述空间中的所述第一金属层和所述第二金属层的高度；以及在部分去除的所述第一金属层和所述第二金属层上方形成第三金属层。

在上述方法中，其中，所述第二金属层包括其他耐火金属或其他耐火金属的化合物的一个或多个。

在上述方法中，其中，所述第二金属层包括其他耐火金属或其他耐火 金属的化合物的一个或多个；其中，形成所述第二金属层包括：通过原子层沉积在所述第一金属层上方形成第一层；以及通过化学汽相沉积在所述第一层上方形成第二层。

在上述方法中，其中，所述第二金属层包括其他耐火金属或其他耐火金属的化合物的一个或多个；其中，所述第三金属层包括其他耐火金属或其他耐火金属的化合物的一个或多个。

在上述方法中，其中，所述第二金属层包括其他耐火金属或其他耐火金属的化合物的一个或多个；其中，所述第三金属层包括其他耐火金属或其他耐火金属的化合物的一个或多个；其中，通过原子层沉积在部分去除的所述第一金属层和所述第二金属层上方选择性地形成所述第三金属层。

在上述方法中，其中，在形成所述第二金属层之后，在所述空间中形成裂缝或空隙。

在上述方法中，其中，在形成所述第二金属层之后，在所述空间中形成裂缝或空隙；其中，通过所述第三金属层填充所述裂缝或所述空隙的部分。

在上述方法中，其中，所述第三金属层的厚度在0.5nm至15nm的范围内。

在上述方法中，还包括在所述第三金属层上方形成绝缘覆盖层。

根据本发明的又一些实施例，提供了一种半导体器件，包括Fin FET，其中：所述Fin FET包括金属栅极结构，所述金属栅极结构包括：栅极介电层；设置在所述栅极介电层上方的第一金属层；设置在所述第一金属层上方的第二金属层；以及设置在所述第一金属层和所述第二金属层上方的第三金属层，所述第二金属层形成裂缝或空隙，以及所述第三金属层部分地填充所述裂缝或所述空隙。

在上述半导体器件中，其中，所述第二金属层和所述第三金属层包括其他耐火金属或其他耐火金属的化合物的一个或多个。