具有不齐平的栅极结构的半导体结构及其形成方法与流程

本发明涉及半导体领域，更具体地，涉及具有不齐平的栅极结构的半导体结构及其形成方法。

背景技术：

半导体器件被用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常地，通过在半导体衬底上方顺序地沉积绝缘层或介电层、导电层和半导体材料层，并且使用光刻图案化各种材料层以在其上形成电子部件和元件来制造半导体器件。

在计算机中用于提高性能的一种重要驱动力是电路的较高的集成度。在给定的芯片上，可以通过微型化或缩小器件的大小来实现较高的集成度。容差在能够缩小芯片上的尺寸方面起到了重要的作用。

但是，尽管现有的半导体制造工艺通常已经足够满足预期目的，但是随着器件持续地成比例减小，它们已经不能在各个方面全部满足。

技术实现要素：

根据本发明的一个方面，提供了一种半导体结构，包括：

鳍结构，形成在衬底上方；

栅极结构，横跨鳍结构形成，其中，栅极结构包括：

栅极介电层，形成在衬底上方；

功函数金属层，形成在栅极介电层上方；以及

栅电极层，形成在功函数金属层上方，

其中，栅电极层的顶面所在的位置比栅极介电层的顶面所在的位置高，并且栅极介电层的顶面所在的位置比功函数金属层的顶面所在的位置高。

根据本发明的一个实施例，栅电极层的顶面和功函数金属层的顶面之间的距离是在从约0.1纳米至约10纳米的范围内。

根据本发明的一个实施例，功函数金属层的顶面和栅极介电层的顶面之间的距离是在从约0.1纳米至约5纳米的范围内。

根据本发明的一个实施例，进一步包括：

硬掩模结构，形成在栅极结构上方，

其中，栅电极层的上部嵌入在硬掩模结构中。

根据本发明的一个实施例，硬掩模结构的顶面和栅电极层的顶面之间的距离是在从约0.1纳米至约50纳米的范围内。

根据本发明的一个实施例，硬掩模结构的顶面和栅极介电层的顶面之间的距离是在从约5纳米至约50纳米的范围内。

根据本发明的另一方面，提供了一种半导体结构，包括：

鳍结构，形成在衬底上方；

栅极结构，横跨鳍结构形成，其中，栅极结构包括：

栅极介电层，形成在衬底上方；

功函数金属层，形成在栅极介电层上方；以及

栅电极层，形成在功函数金属层上方；

以及

硬掩模结构，形成在栅极结构上方，其中，硬掩模结构包括形成在功函数金属层上方的第一部分、形成在栅极介电层上方的第二部分以及形成在栅电极层上方的第三部分，并且硬掩模结构的第一部分的厚度、第二部分的厚度和第三部分的厚度不同。

根据本发明的一个实施例，硬掩模结构的第一部分比硬掩模结构的第二部分厚，并且硬掩模结构的第二部分比硬掩模结构的第三部分厚。

根据本发明的一个实施例，硬掩模结构的第一部分具有第一厚度且硬掩模结构的第三部分具有第三厚度，并且第一厚度和第三厚度之间的差是在从约0.1纳米至约10纳米的范围内。

根据本发明的一个实施例，硬掩模结构的第二部分具有第二厚度和硬掩模结构的第三部分具有第三厚度，并且第二厚度和第三厚度之间的差是在从约0.1纳米至约10纳米的范围内。

根据本发明的一个实施例，功函数金属层的厚度大于栅极介电层的厚度。

根据本发明的一个实施例，硬掩模结构的第一部分与功函数金属层的顶部直接接触，硬掩模结构的第二部分与栅极介电层的顶面直接接触，以及硬掩模结构的第三部分与栅电极层直接接触。

根据本发明的又一个方面，提供了一种用于制造半导体结构的方法，包括：

在衬底上方形成鳍结构；

横跨鳍结构形成伪栅极结构；

在伪栅极结构的侧壁上形成间隔件；

去除伪栅极结构以在间隔件之间形成沟槽；

在沟槽的侧壁上和底面上形成栅极介电层；

在栅极介电层上方形成功函数金属层；

在功函数金属层上方形成栅电极层；

去除功函数金属层的顶部以形成蚀刻的功函数金属层；

在去除功函数金属层的顶部之后，去除栅极介电层的顶部以形成蚀刻的栅极介电层；以及

在去除栅极介电层的顶部之后，去除栅电极层的顶部以形成蚀刻的栅电极层。

根据本发明的一个实施例，功函数金属层的厚度大于栅极介电层的厚度。

根据本发明的一个实施例，通过实施第一蚀刻工艺去除功函数金属层的顶部，并且在第一蚀刻工艺之后，在栅电极层和栅极介电层之间形成第一凹槽。

根据本发明的一个实施例，通过实施第二蚀刻工艺去除栅极介电层的顶部以形成第二凹槽，并且通过实施第三蚀刻工艺去除栅电极层的顶部以形成第三凹槽。

根据本发明的一个实施例，进一步包括：用介电材料填充第一凹槽、第二凹槽和第三凹槽，以在蚀刻的栅电极层、蚀刻的功函数金属层和蚀刻的栅极介电层上方形成硬掩模结构。

根据本发明的一个实施例，通过第一蚀刻工艺去除的功函数金属层的顶部具有第一厚度，通过第二蚀刻工艺去除的栅极介电层的顶部具有第二厚度，并且通过第三蚀刻工艺去除的栅电极层的顶部具有第三厚度，并且第一厚度、第二厚度和第三厚度不同。

根据本发明的一个实施例，进一步包括：形成硬掩模结构，硬掩模结构包括第一部分、第二部分和第三部分，其中，硬掩模结构的第一部分形成在蚀刻的功函数金属层上方，硬掩模结构的第二部分形成在蚀刻的栅极介电层上方，和硬掩模结构的第三部分形成在蚀刻的栅电极层上方，并且硬掩模结构的第一部分的厚度、第二部分的厚度和第三部分的厚度不同。

根据本发明的一个实施例，蚀刻的栅电极层的顶面所在的位置比蚀刻的栅极介电层的顶面所在的位置高，并且栅极介电层的顶面所在的位置比蚀刻的功函数金属层的顶面所在的位置高。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1L是根据一些实施例的形成半导体结构的各个阶段的立体图。

图2A至图2D是根据一些实施例的形成在图1I至图1L中显示的半导体结构的各个阶段的截面图。

图3A是根据一些实施例的半导体结构的立体图。

图3B是根据一些实施例的在图3A中显示的半导体结构的截面图。

图4是根据一些实施例的半导体结构的立体图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。

提供了半导体结构和其形成方法的实施例。半导体结构可以包括栅极结构，栅极结构包括栅极介电层、在栅极介电层上方形成的功函数金属层以及在功函数金属层上方形成的栅电极层。另外，栅极介电层、功函数金属层和栅电极层的顶面不齐平。

图1A至图1L是根据一些实施例的形成半导体结构100的各个阶段的立体图。如图1A所示，根据一些实施例，提供了衬底102。衬底102可以是诸如硅晶圆的半导体晶圆。可选地或此外，衬底102可以包括元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可以是，但不限于单晶硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体材料的实例可以是，但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以是，但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。

此外，衬底102可以包括诸如掺杂区、层间介电(ILD)层、导电部件和/或隔离结构的结构。另外，衬底102可以进一步包括将被图案化的单个或多个材料层。例如，材料层可以包括硅层、介电层和/或掺杂的多晶硅层。

如图1A所示，根据一些实施例，在衬底102上方形成介电层104和掩模层106，并且在掩模层106上方形成光敏层108。介电层104可以在衬底102和掩模层106之间用作粘合层。另外，介电层104也可以用作用于蚀刻掩模层106的蚀刻停止层。在一些实施例中，介电层104由氧化硅制成。尽管在一些其他实施例中，可以使用其他沉积工艺，但是可以通过使用热氧化工艺形成介电层104。

掩模层106可以在随后的光刻工艺期间用作硬掩模。在一些实施例中，掩模层106可以由氮化硅制成。尽管在一些其他实施例中，也可以使用其他沉积工艺，但是可以通过使用低压化学汽相沉积(LPCVD)或等离子体增强化学汽相沉积(PECVD)形成掩模层106。

然后，如图1B所示，根据一些实施例，穿过光敏层108顺序地蚀刻掩模层106、介电层104和衬底102形成鳍结构110。之后，去除光敏层108。

如图1C所示，根据一些实施例，在形成鳍结构110之后，形成绝缘层112以覆盖衬底102上方的鳍结构110。在一些实施例中，绝缘层112由氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)或其他低K介电材料制成。尽管在其他实施例中可以使用其他沉积工艺，但是可以通过使用高密度等离子体(HDP)CVD工艺形成绝缘层112。

然后，如图1D所示，根据一些实施例，凹进绝缘层112以在鳍结构110周围形成诸如浅沟槽隔离结构的隔离结构114。通过湿蚀刻工艺或干蚀刻工艺可以凹进绝缘层112。此外，去除掩模层106和介电层104。

然后，横跨鳍结构110形成伪栅极结构116并且伪栅极结构116在隔离结构114上方延伸。在一些实施例中，伪栅极结构116包括伪栅极介电层118和形成在伪栅极介电层118上方的伪栅电极层120。在一些实施例中，伪栅极介电层118由高k介电材料制成，诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐或金属的氮氧化物。高k介电材料的实例包括但不限于氧化铪(HfO₂)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金或其他适用的介电材料。在一些实施例中，伪栅电极层120由多晶硅制成。

根据一些实施例，在形成伪栅极结构116后，在伪栅极结构116的侧壁上形成间隔件122。在一些实施例中，间隔件122由氮化硅、氧化硅、氮氧化硅、碳化硅或其他适合的介电材料制成。间隔件122可以包括单层或多层。

然后，如图1E所示，根据一些实施例，在鳍结构110中形成源极/漏极结构124。在一些实施例中，凹进鳍结构110的邻近伪栅极结构116的部分以形成在鳍结构110的两侧处的凹槽，并且通过外延(epi)工艺在凹槽中生长应变材料以形成源极/漏极结构124。此外，应变材料的晶格常数可以不同于衬底102的晶格常数。在一些实施例中，源极/漏极结构124包括Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP等。

如图1F所示，根据一些实施例，在形成源极/漏极结构124之后，在衬底102上方形成接触蚀刻停止层(CESL)126，并且在接触蚀刻停止层126上方形成层间介电(ILD)层128。在一些实施例中，接触蚀刻停止层126由氮化硅、氮氧化硅和/或其他适合的材料制成。可以通过等离子体增强CVD、低压CVD、ALD或其他合适的工艺形成接触蚀刻停止层126。

层间介电层128可以包括由多种介电材料制成的多层，诸如氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)和/或其他适合的低k介电材料。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋转涂布或其他适合的工艺形成层间介电层128。

然后，根据一些实施例，对层间介电层128和接触蚀刻停止层126实施抛光工艺以暴露出伪栅极结构116的顶面。在一些实施例中，实施化学机械抛光(CMP)工艺直到暴露出伪栅极结构116的顶面。

如图1G所示，根据一些实施例，在实施抛光工艺之后，去除伪栅极结构116以形成沟槽130。在一些实施例中，通过实施干蚀刻工艺去除伪栅极结构116。在一些实施例中，通过实施干蚀刻工艺和湿蚀刻工艺去除伪栅极结构116。

如图1H所示，根据一些实施例，在去除伪栅极结构116之后，在沟槽130中形成金属栅极结构132。在一些实施例中，金属栅极结构132包括栅极介电层134、功函数金属层136和栅电极层138。更具体地，在沟槽130的侧壁上和底面上形成栅极介电层134，并且之后在栅极介电层134上方形成功函数金属层136和栅电极层138。如图1F所示，在制造工艺的这个阶段，栅极介电层134、功函数金属层136和栅电极层138的顶面是齐平的。

在一些实施例中，如图1H所示，功函数金属层136的厚度大于栅极介电层134的厚度。可以在与衬底102的顶面平行的方向上测量功函数金属层136的厚度和栅极介电层134的厚度。在一些实施例中，栅极介电层134的厚度在从约至约的范围内。在一些实施例中，功函数金属层136的厚度在从约至约的范围内。在一些实施例中，栅电极层138的厚度在从约至约的范围内。

在一些实施例中，栅极介电层134由高k介电材料制成，诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐或金属的氮氧化物。高k介电材料的实例包括但不限于氧化铪(HfO₂)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金或其他适合的介电材料。

根据一些实施例，在栅极介电层134上方形成功函数金属层136。功函数金属层136定制为具有适当的功函数。例如，如果将P型功函数金属(P金属)用于PMOS器件是理想的，可以使用TiN、WN或W。另一方面，如果将N型功函数金属(N金属)用于NMOS器件是理想的，可以使用TiAl、TiAlN或TaCN。

根据一些实施例，在功函数金属层136上方形成栅电极层138。在一些实施例中，栅电极层138由导电材料制成，诸如铝、铜、钨、钛、钽或其他适合的材料。可以通过任何适合的工艺形成栅极介电层134、功函数金属层136和栅电极层138为任何合适的厚度。

应该注意，在栅极介电层134、功函数金属层136和栅电极层138之上和/或下方可以形成附加层，诸如衬垫层、界面层、晶种层、粘合层、阻挡层等。此外，栅极介电层134、功函数金属层136和栅电极层138可以包括由各种材料制成的一个以上的层。

然后，根据一些实施例，实施蚀刻工艺以蚀刻功函数金属层136、栅极介电层134和栅电极层138并且形成在蚀刻的栅极结构132’上方的硬掩模结构。图2A至图2D是根据一些实施例的在图1I至图1L中显示的形成半导体结构100的各个阶段的截面图。

更具体地，如图1I和图2A所示，根据一些实施例，去除功函数金属层136的顶部以形成蚀刻的功函数金属层136’。在一些实施例中，通过实施第一蚀刻工艺140去除功函数金属层136的顶部。在第一蚀刻工艺140期间，去除功函数金属层136的顶部以形成在栅极介电层134和栅电极层138之间的第一凹槽142。

如图2A所示，第一凹槽142的第一厚度T₁，与在第一蚀刻工艺140期间去除的功函数金属层136的顶部的厚度相等。在一些实施例中，第一厚度T₁是在从约10纳米至约50纳米的范围内。如果第一厚度T₁太大，由于去除太多的功函数金属层136，可以影响产生出的半导体结构的击穿电压。另一方面，如果第一厚度T₁太小，在产生的半导体结构中短路的风险可能增加。由于功函数金属层136的厚度相对较大，去除功函数金属层136的顶部可以更容易。因此，能够更好的控制蚀刻的功函数金属层136’的顶面和隔离结构114的顶面之间的距离D₁。

如图1J和图2B所示，根据一些实施例，在去除功函数金属层136的顶部之后，去除栅极介电层134的顶部以形成蚀刻的栅极介电层134’。在一些实施例中，通过实施第二蚀刻工艺144去除栅极介电层134的顶部。在一些实施例中，在实施第一蚀刻工艺140之后，实施第二蚀刻工艺144。在第二蚀刻工艺144期间，去除栅极介电层134的顶部以形成第二凹槽146。

如图2B所示，第二凹槽146的第二厚度T₂与在第二蚀刻工艺144期间去除的栅极介电层134的顶部的厚度相等。在一些实施例中，第二凹槽146的第二厚度T₂小于第一凹槽142的第一厚度T₁。应该注意的是，第二凹槽146位于实施第二蚀刻工艺144之前栅极介电层134的顶部所在的区域中。换句话说，画出图2B所示的虚线以更好地理解结构，并且在第一凹槽142和第二凹槽146之间没有实际界面或边界。

在一些实施例中，第二厚度T₂是在从约5纳米至约50纳米的范围内。如果第二厚度T₂太大，由于去除太多的栅极介电层134，产生出的半导体结构的击穿电压可能受到影响。另一方面，如果第二厚度T₂太小，在产生出的半导体结构中短路的风险可能增大。

如之前所述，在去除栅极介电层134的顶部之前首先去除功函数金属层136的顶部以形成第一凹槽142。如图2B所示，通过第一凹槽142暴露出栅极介电层134的部分。另外，由于功函数金属层136的厚度相对较大(例如，大于栅极介电层134的厚度)，产生出的第一凹槽142的厚度也相对较大。因此，去除栅极介电层134的顶部可以变得更容易控制，并且可以更好的控制蚀刻的栅极介电层134’的顶面和隔离结构114的顶面之间的距离D₂。在一些实施例中，距离D₂大于距离D₁。

如图1K和2C所示，根据一些实施例，在去除栅极介电层134的顶部之后，去除栅电极层138的顶部以形成蚀刻的栅电极层138’。在一些实施例中，通过实施第三蚀刻工艺148去除栅电极层138的顶部。在一些实施例中，在实施第二蚀刻工艺144之后实施第三蚀刻工艺148。在第三蚀刻工艺148期间，去除栅电极层138的顶部以形成第三凹槽150。

如图2C所示，第三凹槽150的第三厚度T₃与在第三蚀刻工艺148期间去除栅电极层138的顶部的厚度相等。在一些实施例中，第三凹槽150的第三厚度T₃小于第一凹槽142的第一厚度T₁和第二凹槽146的第二厚度。应该注意的是，第三凹槽150位于实施第三蚀刻工艺148之前栅电极层138的顶部所在的区域中。换句话说，画出图2C示出的虚线以更好地理解结构，但是在第三凹槽150和第一凹槽142之间没有实际界面或边界。

在一些实施例中，第三厚度T₃是在从约0.1纳米至约50纳米的范围内。如果第三厚度T₃太大，产生出的半导体结构的电阻可能太高。另一方面，如果第三厚度T₃太小，在产生的半导体结构中短路的风险可能增加。此外，可以更好的控制蚀刻的栅电极层138’的顶部和隔离结构114的顶面之间的距离D₃。在一些实施例中，距离D₃大于距离D₂并且也大于距离D₁。在一些实施例中，距离D₃和距离D₁的比率是在从约1.1至约2.5的范围内。在一些实施例中，距离D₃和距离D₂的比率是在从约1.1至约2.5的范围内。

如图2C所示，通过去除不同的功函数金属层136的顶部的厚度、栅极介电层134的顶部的厚度和栅电极层138的顶部的厚度，蚀刻的功函数金属层136’的顶面、蚀刻的栅极介电层134’的顶面和蚀刻的栅电极层138’的顶面不齐平，并且形成在间隔件122之间的产生出的凹槽的底面也不齐平。如图1L和图2D所示，根据一些实施例，在形成由第一凹槽142、第二凹槽146和第三凹槽150组成的凹槽之后，硬掩模结构152形成在蚀刻的栅极结构132’上方的凹槽中。在一些实施例中，硬掩模结构152包括第一部分154、第二部分156和第三部分158，并且硬掩模结构152的第一部分154的厚度、第二部分156的厚度和第三部分158的厚度不同。

更具体地，硬掩模结构152的第一部分154形成在蚀刻的功函数金属层136’上方的第一凹槽142中。也就是说，硬掩模结构152的第一部分154与蚀刻的功函数金属层136’的顶面直接接触。此外，由于硬掩模结构152的第一部分154形成在第一凹槽142中，所以第一部分154的厚度与第一凹槽142的厚度相同。也就是说，硬掩模结构152的第一部分154也具有第一厚度T₁。可以在垂直于衬底102的顶面的方向上测量第一厚度T₁。如之前所述，如果第一厚度T₁太大，由于去除太多的功函数金属层136，产生出的半导体结构的击穿电压可能受到影响。另一方面，如果第一厚度T₁太小，在产生出的半导体结构中短路的风险可能增大。如图2D所示，第一厚度T₁也可以视为硬掩模结构152的顶面与蚀刻的功函数金属层136’的顶面之间的距离。

同样地，硬掩模结构152的第二部分156形成在蚀刻的栅极介电层134’上方的第二凹槽146中。也就是说，硬掩模结构152的第二部分156与蚀刻的栅极介电层134’的顶面直接接触。此外，由于硬掩模结构152的第二部分156形成在第二凹槽146中，所以第二部分156的厚度和第二凹槽146的厚度相同。也就是说，硬掩模结构152的第二部分156也具有第二厚度T₂。可以在垂直于衬底102的顶面的方向上测量第二厚度T₂。如之前所述，如果第二厚度T₂太大，由于去除太多的栅极介电层134，产生出的半导体结构的击穿电压可能受到影响。另一方面，如果第二厚度T₂太小，在产生出的半导体结构中短路的风险可能增大。如图2D所示，第二厚度T₂也可以视为硬掩模结构152的顶面与蚀刻的栅极介电层134’的顶面之间的距离。此外，第一部分154的第一厚度T₁比第二部分156的第二厚度T₂厚。

硬掩模结构152的第三部分158形成在蚀刻的栅电极层138’上方的第三凹槽150中。也就是说，硬掩模结构152的第三部分158与蚀刻的栅电极层138’的顶面直接接触。此外，由于硬掩模结构152的第三部分158形成在第三凹槽150中，第三部分158的厚度和第三凹槽150的厚度相同。也就是说，硬掩模结构152的第三部分158也具有第三厚度T₃。可以在垂直于衬底102的顶面的方向上测量第三厚度T₃。如之前所述，如果第三厚度T₃太大，产生出的半导体结构的电阻可能太高。另一方面，如果第三厚度T₃太小，在产生出的半导体结构中短路的风险可能增大。如图2D所示，第三厚度T₃也可以视为硬掩模结构152的顶面与蚀刻的栅电极层138’的顶面之间的距离。此外，第二部分156的第二厚度T₂比第三部分158的第三厚度T₃厚。

在一些实施例中，第三厚度T₃与第一厚度T₁之间的差是在从约0.1纳米至约10纳米的范围内。如图2D所示，第三厚度T₃与第一厚度T₁之间的差可以视为蚀刻的栅电极层138’的顶面与蚀刻的功函数金属层136’的顶面之间的距离。在一些实施例中，第三厚度T₃与第二厚度T₂之间的差是在从约0.1纳米至约10纳米的范围内。在一些实施例中，第二厚度T₂与第一厚度T₁之间的差是在从约0.1纳米至约5纳米的范围内。如图2D所示，第二厚度T₂与第一厚度T₁之间的差可以视为蚀刻的功函数金属层136’的顶面与蚀刻的栅极介电层134’的顶面之间的距离。

在一些实施例中，通过用介电材料填充第一凹槽142、第二凹槽146和第三凹槽150形成硬掩模结构152。在一些实施例中，硬掩模结构152是由氮化硅制成的。尽管在一些其他实施例中也可以使用其他沉积工艺，但是可以通过使用低压化学汽相沉积(LPCVD)或等离子体增强化学汽相沉积(PECVD)形成硬掩模结构152。

如图2D所示，半导体结构100包括蚀刻的栅极结构132’和形成在蚀刻的栅极结构132’上方的硬掩模结构152。此外，硬掩模结构152具有不齐平的底面。在一些实施例中，蚀刻的栅电极层138’的上部嵌入在硬掩模结构152中，而蚀刻的栅电极层138’的底部嵌入在蚀刻的功函数金属层136’中。如图2D所示，蚀刻的栅极结构132’具有不齐平的顶面。

更具体地，在一些实施例中，蚀刻的栅电极层138’的顶面(也可以视为硬掩模结构152的第三部分158的底面)所在的位置处比蚀刻的栅极介电层134’的顶面(也可以视为硬掩模结构152的第二部分156的底面)高。在一些实施例中，蚀刻的栅极介电层134’的顶面(也可以视为硬掩模结构152的第二部分156的底面)所在的位置处比蚀刻的功函数金属层136’的顶面(也可以视为硬掩模结构152的第一部分154的底面)高。

如之前所述，第一凹槽142首先形成在栅极介电层134和栅电极层138之间，并且第一凹槽142的厚度相对较大。因此，去除由第一凹槽142至少部分地暴露出的栅极介电层134的顶部可以变得更简单。因此，蚀刻的栅极介电层134’的顶面可以在比蚀刻的栅电极层138’的顶面低的位置处，并且蚀刻的栅极介电层134’与附近形成的导电结构之间的短路的风险可以降低。

图3A是根据一些实施例的半导体结构100a的立体图。图3B是根据一些实施例的在图3A中显示的半导体结构100a的截面图。半导体结构100a与图1L和图2D中显示的半导体结构100相似或相同，除了蚀刻的栅极介电层134a’的顶面与蚀刻的功函数金属层136’的顶面齐平之外。用于形成半导体结构100a的工艺和材料可以与用于形成半导体结构100的工艺和材料相似或相同并且在此处不重复描述。

更具体地，如图3A所示，根据一些实施例，半导体结构100a包括形成在衬底102上方横跨鳍结构100的蚀刻的栅极结构132a’和形成在蚀刻的栅极结构132a’上方的硬掩模结构152a。蚀刻的栅极结构132a’包括蚀刻的栅极介电层134a’、形成在蚀刻的栅极介电层134a’上方的蚀刻的功函数金属层136a’和形成在蚀刻的功函数金属层136a’上方的蚀刻的栅电极层138a’。此外，根据一些实施例，蚀刻的栅电极层138a’的顶面所在的位置比蚀刻的功函数金属层136a’的顶面所在的位置高，并且蚀刻的功函数金属层136a’的顶面和蚀刻的栅极介电层134a’的顶面齐平。

因此，硬掩模结构152a的第一部分154a的厚度与硬掩模结构152a的第二部分156a的厚度基本相等，而硬掩模结构152a的第三部分158a的厚度比第一部分154a的厚度和第二部分156a的厚度厚。

但是，尽管蚀刻的栅极介电层134a’和蚀刻的功函数金属层136a’基本齐平，用于形成蚀刻的栅极结构132a’的工艺也可以与图1I至图1K中所示的那些工艺相同或相似。也就是说，蚀刻和去除功函数金属层的顶部以形成蚀刻的功函数金属层136a’上方的第一凹槽，并且之后蚀刻和去除栅极介电层的顶部。由于在形成第一凹槽之后蚀刻栅极介电层，所以将会更加容易地完全去除栅极介电层的顶部而不会在间隔件122上方留下一些剩余。因此，可以更好的控制栅极介电层134a的高度并且降低短路的风险。

图4是根据一些实施例的半导体结构100b的立体图。用于形成半导体结构100b的一些工艺和材料与用于形成半导体结构100的工艺和材料相似或相同并且在此处不重复描述。

更具体地，如图4所示，根据一些实施例，半导体结构100b包括形成在衬底102上方横跨鳍结构100的第一蚀刻的栅极结构132b’和第二蚀刻的栅极结构132c’，以及分别形成在第一蚀刻的栅极结构132b’和第二蚀刻的栅极结构132c’上方的第一硬掩模结构152b和第二硬掩模结构152c。

第一蚀刻的栅极结构132b’包括蚀刻的栅极介电层134b’、形成在蚀刻的栅极介电层134b’上方的蚀刻的功函数金属层136b’和形成在蚀刻的功函数金属层136b’上方的蚀刻的栅电极层138b’。此外，根据一些实施例，蚀刻的栅电极层138b’的顶面所在的位置比蚀刻的栅极介电层134b’的顶面所在的位置高，并且蚀刻的栅极介电层134b’的顶面所在的位置比蚀刻的功函数金属层136b’的顶面所在的位置高。

第二蚀刻的栅极结构132c’包括蚀刻的栅极介电层134c’、形成在蚀刻的栅极介电层134c’上方的蚀刻的功函数金属层136-1c’和136-2c’以及形成在蚀刻的功函数金属层136-2c’上方的蚀刻的栅电极层138c’。此外，根据一些实施例，蚀刻的栅电极层138c’的顶面所在的位置比蚀刻的栅极介电层134c’的顶面所在的位置高，并且蚀刻的栅极介电层134c’的顶面所在的位置比蚀刻的功函数金属层136-1c’和136-2c’的顶面所在的位置高。

在一些实施例中，功函数金属层136b和功函数金属层136-1c及136-2c由不同的材料制成。在一些实施例中，第一蚀刻的栅极结构132b’是n型栅极结构，并且第二蚀刻的栅极结构132c’是p型栅极结构。在一些实施例中，如图2A所示和之前所述，实施第一蚀刻工艺140以在蚀刻的功函数金属层136b’、136-1c’和136-2c’上方形成第一凹槽。随后，如图2B所示和之前所述，实施第二蚀刻工艺144以在蚀刻的栅极介电层134b’和134c’上方形成第二凹槽。如之前所述，由于在第一凹槽形成之后蚀刻栅极介电层，将会更加容易地完全去除栅极介电层的顶部而不在间隔件122上方留下一些剩余。因此，可以更好地控制蚀刻的栅极介电层134b’和134c’的高度以及降低短路的风险。

通常地，去除栅极结构的顶部以在蚀刻的栅极结构(例如，蚀刻的栅极结构132’、132a’和132b’)上方形成硬掩模结构。当栅极结构包括栅极介电层、功函数金属层和栅电极层时，可以通过实施不同的蚀刻工艺去除栅极介电层的顶部、功函数金属层的顶部和栅电极层的顶部。

然而，由于栅极介电层(例如，栅极介电层134)相对较薄，去除栅极介电层的顶部可能存在挑战。例如，一些残留可能留在间隔件(例如，间隔件122)的侧壁上，导致在栅极介电层和附近形成的导电结构之间的短路的风险增加。因此，在一些实施例中，在去除栅极介电层134的顶部之前，首先实施第一蚀刻工艺140以去除功函数金属层136的顶部并且在蚀刻的功函数金属层136’上方形成第一凹槽142。随后，去除栅极介电层134的顶部。也就是说，在形成第一凹槽142之后，去除栅极介电层134的顶部。

由于功函数金属层136的厚度大于栅极介电层134的厚度，去除功函数金属层的顶部相对容易。此外，产生的第一凹槽142的厚度相对较大。因此，当去除栅极介电层134的顶部时，通过第一凹槽142已经暴露出栅极介电层134的部分，并且因此，去除厚度相对较小的栅极介电层134的顶部能够变得更容易。因此，短路的风险降低，并且制造工艺的可靠性改进。

提供了半导体结构和用于形成半导体结构的方法的实施例。半导体结构包括栅极结构和形成在栅极结构上方的硬掩模结构。栅极结构进一步包括栅极介电层、功函数金属层和栅电极层。栅电极层的顶面所在的位置比栅极介电层的顶面所在的位置高，从而可以防止短路的风险。

在一些实施例中，提供了半导体结构。半导体结构包括形成在衬底上方的鳍结构和横跨鳍结构形成的栅极结构。此外，栅极结构包括形成在衬底上方的栅极介电层和形成在栅极介电层上方的功函数金属层。栅极结构进一步包括形成在功函数金属层上方的栅电极层。此外，栅电极层的顶面所在的位置比栅极介电层的顶面所在的位置高，并且栅极介电层的顶面所在的位置比功函数层的顶面所在的位置高。

在一些实施例中，提供了半导体结构。半导体结构包括形成在衬底上方的鳍结构和横跨鳍结构形成的栅极结构。此外，栅极结构包括形成在衬底上方的栅极介电层和形成在栅极介电层上方的功函数金属层。栅极结构进一步包括形成在功函数金属层上方的栅电极层。半导体结构进一步包括形成在栅极结构上方的硬掩模结构。此外，硬掩模结构包括形成在功函数金属层上方的第一部分、形成在栅极介电层上方的第二部分和形成在栅电极层上方的第三部分，并且硬掩模结构的第一部分、第二部分和第三部分的厚度不同。

在一些实施例中，提供了一种用于制造半导体结构的方法。用于制造半导体结构的方法包括在衬底上方形成鳍结构和横跨鳍结构形成伪栅极结构。用于制造半导体结构的方法进一步包括在伪栅极结构的侧壁上形成间隔件并且去除伪栅极结构以形成间隔件之间的沟槽。用于制造半导体结构的方法进一步包括在沟槽的侧壁上和底面上形成栅极介电层并且在栅极介电层上方形成功函数金属层。用于制造半导体结构的方法进一步包括在功函数金属层上方形成栅电极层并且去除功函数金属层的顶部以形成蚀刻的功函数金属层。用于制造半导体结构的方法进一步包括在去除功函数金属层的顶部之后，去除栅极介电层的顶部以形成蚀刻的栅极介电层并且在去除栅极介电层的顶部之后，去除栅电极层的顶部以形成蚀刻的栅电极层。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。