具有不同阈值电压的半导体器件的形成方法与流程

本发明涉及半导体制作技术领域，特别涉及一种具有不同阈值电压的半导体器件的形成方法。

背景技术：

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。

当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。

阈值电压(Vt)是MOS晶体管的重要参数之一，现有技术中对不同的MOS晶体管的阈值电压有着不同的要求。然而，现有技术形成的半导体器件中，不同MOS管的阈值电压差值较小，半导体器件中的阈值电压差值范围不足以满足器件的需求。

尽管高k金属栅极的引入能够在一定程度上改善半导体结构的电学性能，但是现有技术形成的半导体结构的电学性能仍有待提高。

技术实现要素：

本发明解决的问题是提供一种具有不同阈值电压的半导体器件的形成方法，增加第一区域和第二区域形成的器件的阈值电压差值，从而获得具有较大阈值电压差值的半导体器件。

为解决上述问题，本发明提供一种具有不同阈值电压的半导体器件的形 成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域的区域类型相同；对所述第一区域的基底进行第一阈值电压调节掺杂处理；在所述第一区域以及第二区域基底表面形成栅介质层；形成覆盖所述第一区域和第二区域的栅介质层表面的第一功函数层，所述第一功函数层具有第一厚度；对所述第一区域的第一功函数层进行减薄处理，使得第一区域的第一功函数层具有第二厚度；在所述具有第二厚度的第一功函数层表面形成第一栅电极层；在所述第二区域的第一功函数层表面形成第二栅电极层。

可选的，在形成所述第一功函数层之前，在所述栅介质层表面形成盖帽层；在所述盖帽层表面形成刻蚀停止层。

可选的，采用干法刻蚀工艺，对所述第一区域的第一功函数层进行减薄处理。

可选的，进行所述减薄处理的工艺步骤包括：在所述第二区域的第一功函数层表面形成图形层；以所述图形层为掩膜，对所述第一区域的第一功函数层进行干法刻蚀工艺；去除所述图形层。

可选的，所述第一区域为PMOS区域；所述第二区域为PMOS区域；所述第一阈值电压调节掺杂处理的掺杂离子为N型离子；所述第一功函数层的材料为P型功函数材料。

可选的，所述第一阈值电压调节掺杂处理的掺杂离子为P或As；所述第一功函数层的材料为Ta、TiN、TaSiN或TiSiN中的一种或几种。

可选的，所述第一区域为NMOS区域；所述第二区域为NMOS区域；所述阈值电压调节掺杂处理的掺杂离子为P型离子；所述第一功函数层的材料为N型功函数材料。

可选的，所述阈值电压调节掺杂处理的掺杂离子为B、Ga或In；所述第一功函数层的材料为TiAl、TiAlC、TaAlN、TiAlN、MoN、TaCN或AlN中的一种或几种。

可选的，所述第一厚度为30埃至60埃；所述第二厚度为15埃至30埃。

可选的，所述第一区域还包括若干个子区域，其中，对所述若干个子区域的基底进行第一阈值电压调节掺杂处理，且对所述若干个子区域的基底进行的第一阈值电压调节掺杂处理的掺杂浓度各不相同。

可选的，所述若干个子区域包括上拉晶体管区域、输入输出晶体管区域、标准阈值电压区域和低阈值电压区域；所述第二区域为超低阈值电压区域。

可选的，所述若干个子区域包括下拉晶体管区域、输入输出晶体管区域、传送门晶体管区域、标准阈值电压区域和低阈值电压区域；所述第二区域为超低阈值电压区域。

可选的，所述若干个子区域基底表面的栅介质层中，位于所述输入输出晶体管区域基底表面的栅介质层的厚度最厚。

可选的，所述输入输出晶体管区域的栅介质层包括氧化层以及位于氧化层表面的高k栅介质层；所述第一区域中输入输出晶体管区域之外的栅介质层包括界面层以及位于界面层表面的高k栅介质层，其中，所述氧化层的厚度大于界面层的厚度。

可选的，对所述第一区域的若干个子区域的第一功函数层进行减薄处理的减薄厚度相同；或者，对所述第一区域的若干个子区域的第一功函数层进行减薄处理的减薄厚度不相同。

可选的，所述基底还包括第三区域和第四区域，所述第三区域和第四区域的区域类型相同，且第三区域、第四区域与第一区域和第二区域的区域类型不同；还包括步骤：对所述第三区域的基底进行第二阈值电压调节掺杂处理；所述栅介质层还位于第三区域以及第四区域基底表面；形成覆盖所述栅介质层的第二功函数层，所述第二功函数层具有第三厚度；对所述第三区域的第二功函数层进行减薄处理，使得第三区域的第二功函数层具有第四厚度；在所述具有第四厚度的第二功函数层表面形成第三栅电极层；在所述第四区域的第二功函数层表面形成第四栅电极层。

可选的，所述第一区域和第二区域为PMOS区域；所述第三区域和第四区域为NMOS区域；其中，所述第一区域包括若干个子区域，第一区域的若干个子区域包括上拉晶体管区域、第一输入输出晶体管区域、第一标准阈值 电压区域和第一低阈值电压区域；所述第二区域为第一超低阈值电压区域；所述第三区域包括若干个子区域，所述第三区域的若干个子区域包括下拉晶体管区域、第二输入输出晶体管区域、传送门晶体管区域、第二标准阈值电压区域和第二低阈值电压区域；所述第四区域为第二超低阈值电压区域。

可选的，对所述第一区域的若干个子区域的基底进行第一阈值电压调节掺杂处理，且对所述第一区域的若干个子区域的基底进行的第一阈值电压调节掺杂处理的掺杂浓度各不相同；对所述第三区域的若干个子区域的基底进行第二阈值电压调节掺杂处理，且对所述第三区域的若干个子区域的基底进行的第二阈值电压调节掺杂处理的掺杂浓度各不相同。

可选的，所述基底包括衬底以及位于衬底表面的分立的鳍部。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的具有不同阈值电压的半导体器件的形成方法的技术方案中，对第一区域的基底进行第一阈值电压调节掺杂处理；在第一区域以及第二区域的基底表面形成栅介质层；形成覆盖第一区域和第二区域的栅介质层表面的第一功函数层，所述第一功函数层具有第一厚度；接着，对第一区域的第一功函数层进行减薄处理，使得第一区域的第一功函数层具有第二厚度；然后在具有第二厚度的第一功函数层表面形成第一栅电极层，在第二区域的第一功函数层表面形成第二栅电极层。由于第一区域既经历了第一阈值电压调节掺杂处理，且第一区域的第一功函数层厚度较第二区域的第一功函数层厚度小，因此第一区域的金属与半导体材料之间的功函数差值比第二区域的金属与半导体材料之间的差值大，因此第一区域形成的MOS管的阈值电压比第二区域形成的MOS管的阈值电压高的多，从而使得形成的半导体器件中不同MOS管的阈值电压差值较大，满足器件性能需求。

进一步，所述第一区域还包括若干个子区域，对所述若干个子区域的基底进行第一阈值电压调节掺杂处理，且对所述若干个子区域的基底进行的第一阈值电压调节掺杂处理的掺杂浓度各不相同，从而使得第一区域中形成的各MOS管也具有不同的阈值电压。

进一步，对第一区域的若干个子区域的第一功函数层进行减薄处理的减 薄厚度不相同，从而使得第一区域中形成的各MOS管具有不同的阈值电压。

更进一步，本发明提供的基底还包括区域类型相同的第三区域和第四区域，且第三区域和第四区域的区域类型与第一区域和第二区域的区域类型不同，对第三区域的基底进行第二阈值电压调节掺杂处理；形成覆盖栅介质层的第二功函数层；对第三区域的第二功函数层进行减薄处理，使得第三区域的第二功函数层厚度由第三厚度减小为第四厚度；在所述具有第四厚度的第二功函数层表面形成第三栅电极层；在所述第四区域的第二功函数层表面形成第四栅电极层。同样的，本发明在第三区域和第四区域形成的器件的阈值电压差值较大。

附图说明

图1至图25为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件中的阈值电压差值较小，难以满足器件需求。

经研究发现，现有技术形成的具有不同阈值电压的半导体器件中，阈值电压中的最大值与最小值之间的差值在150mV左右，但是随着技术的发展，对半导体器件中的所述阈值电压的差值通常要大于200mV，因此，亟需提供一种新的半导体器件的形成方法，增加阈值电压中最大值与最小值之间的差值，从而满足器件的需求。

为解决上述问题，本发明提供一种具有不同阈值电压的半导体器件的形成方法，包括：提供基底，所述基底至少包括第一区域和第二区域，所述第一区域和第二区域的区域类型相同；对所述第一区域的基底进行第一阈值电压调节掺杂处理；在所述第一区域以及第二区域基底表面形成栅介质层；形成覆盖所述第一区域和第二区域的栅介质层表面的第一功函数层，所述第一功函数层具有第一厚度；对所述第一区域的第一功函数层进行减薄处理，使得第一区域的第一功函数层具有第二厚度；在所述具有第二厚度的第一功函数层表面形成第一栅电极层；在所述第二区域的第一功函数层表面形成第二 栅电极层。本发明中既对第一区域的基底进行第一阈值电压调节掺杂处理，还对第一区域的第一功函数层进行减薄处理，使得第一区域的第一功函数层的厚度由第一厚度减小为第二厚度，因此，第一区域形成的器件的阈值电压数值比第二区域形成的器件的阈值电压数值高的多，从而提高半导体器件中MOS管的阈值电压差值，满足器件的性能需求。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图25为本发明一实施例提供的具有不同阈值电压的半导体器件的形成方法。

参考图1，提供基底，所述基底至少包括第一区域(未标示)和第二区域II。

后续在第一区域和第二区域II各自形成的器件具有不同的阈值电压。所述第一区域和第二区域II的区域类型相同。所述第一区域为PMOS区域，所述第二区域II为PMOS区域；或者，所述第一区域为NMOS区域，所述第二区域II为NMOS区域。

所述第一区域还包括若干个子区域，后续在所述若干个子区域各自形成的器件也具有不同的阈值电压。所述第二区域II为超低阈值电压(ULVT，Ultra-low VT)区域。在另一实施例中，所述第一区域还能够只包括一个子区域。

在一个实施例中，所述第一区域为PMOS区域时，所述若干个子区域包括上拉(PU，Pull Up)晶体管区域、输入输出晶体管(IO，Input Output)区域、标准阈值电压(SVT，Standard VT)区域和低阈值电压(LVT，Low VT)区域。在另一实施例中，所述第一区域为NMOS区域时，所述第一区域中的若干个子区域包括下拉(PD，Pull Down)晶体管区域、输入输出晶体管区域、传送门(PG，Pass Gate)晶体管区域、标准阈值电压区域和低阈值电压区域。

在一个实施例中，形成的半导体器件仅包括NMOS管。在另一实施例中，形成的半导体器件仅包括PMOS管。

本实施例中，形成的半导体器件包括NMOS管以及PMOS管，其中，不 同NMOS管的阈值电压不相同，不同PMOS管的阈值电压不相同。所述基底还包括第三区域(未标示)和第四区域IV，所述第三区域和第四区域IV的区域类型相同，且第三区域、第四区域IV与第一区域和第二区域II的区域类型不同。本实施例中，所述第一区域和第二区域II为PMOS区域，所述第三区域和第四区域IV为NMOS区域。其中，所述第一区域包括若干个子区域，第一区域的若干个子区域包括第一低阈值电压区域11、第一标准阈值电压区域12、上拉晶体管区域13和第一输入输出晶体管区域14；所述第二区域II为第一超低阈值电压区域；所述第三区域包括若干个子区域，第三区域的若干个子区域包括第二低阈值电压区域21、第二标准阈值电压区域22、下拉晶体管区域23、传送门晶体管区域24和第二输入输出晶体管区域25；第四区域为第二超低阈值电压区域。在其他实施例中，还能够为第一区域和第二区域为NMOS区域，第三区域和第四区域为PMOS区域。

本实施例以形成的半导体器件为鳍式场效应管为例，所述基底包括衬底101、位于衬底101表面的分立的鳍部102。

在另一实施例中，所述半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。

所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。

本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层103；以所述硬掩膜层103为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面的凸起作为鳍部102。

在一个实施例中，形成所述硬掩膜层103的工艺步骤包括：首先形成初始硬掩膜；在所述初始硬掩膜表面形成图形化的光刻胶层；以所述图形化的 光刻胶层为掩膜刻蚀所述初始硬掩膜，在初始衬底表面形成硬掩膜层103；去除所述图形化的光刻胶层。在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图形化(SADP，Self-aligned Double Patterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。

本实施例中，在形成所述鳍部102之后，保留位于鳍部102顶部表面的硬掩膜层103。所述硬掩膜层103的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层103顶部表面能够作为平坦化工艺的停止位置，起到保护鳍部102顶部的作用。本实施例中，所述鳍部102的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部的侧壁还能够与衬底表面相垂直，即鳍部的顶部尺寸等于底部尺寸。

参考图2，形成覆盖所述衬底101表面以及鳍部102表面的隔离膜104，所述隔离膜104顶部高于硬掩膜层103顶部。

在形成所述隔离膜104之前，还包括步骤：对所述衬底101和鳍部102进行氧化处理，在所述衬底101表面以及鳍部102表面形成线性氧化层。

所述隔离膜104为后续形成隔离层提供工艺基础；所述隔离膜104的材料为绝缘材料，例如为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离膜104的材料为氧化硅。

为了提高形成隔离膜104工艺的填孔(gap-filling)能力，采用流动性化学气相沉积(FCVD，Flowable CVD)或高纵宽比化学气相沉积工艺(HARP CVD)，形成所述隔离膜104。

在形成所述隔离膜104之后，还包括步骤：对所述隔离膜104进行退火处理，提高所述隔离膜104的致密度。

参考图3，去除部分厚度的隔离膜104(参考图2)形成隔离层114，所述隔离层114位于衬底101表面且覆盖鳍部102部分侧壁表面，所述隔离层114顶部低于鳍部102顶部。

所述隔离层114的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所 述隔离层114的材料为氧化硅。

在一个实施例中，采用干法刻蚀工艺，刻蚀去除部分厚度的隔离膜104。在另一实施例中，采用湿法刻蚀工艺，刻蚀去除部分厚度的隔离膜104。

还包括步骤：刻蚀去除所述硬掩膜层103(参考图2)。还能够包括步骤：在所述鳍部102顶部和侧壁表面、以及隔离层114表面形成屏蔽层，所述屏蔽层的材料为氧化硅或氮氧化硅，其作用在于：在后续的掺杂处理过程中，所述屏蔽层能够减小掺杂处理对鳍部102造成的晶格损伤。

参考图4，对所述第一区域和第二区域II的基底进行第一阱区掺杂处理，在所述第一区域和第二区域II的基底内形成第一阱区(未图示)。

本实施例中，对所述第一区域和第二区域II的衬底101进行第一阱区掺杂处理。所述第一区域和第二区域II为PMOS区域，所述第一阱区掺杂处理的掺杂离子为N型离子，N型离子为P、As或Sb。

进行所述第一阱区掺杂处理的工艺步骤包括：在所述第三区域和第四区域IV的隔离层114表面以及鳍部102表面形成第一图形层105，所述第一图形层105顶部高于鳍部102顶部；以所述第一图形层105为掩膜，对所述第一区域和第二区域II的衬底101进行第一阱区掺杂处理；接着，去除所述第一图形层105。

所述第一图形层105的材料为硬掩膜材料或光刻胶材料。

参考图5，对所述第三区域和第四区域IV的基底进行第二阱区掺杂处理，在所述第三区域和第四区域IV的基底内形成第二阱区(未图示)。

本实施例中，对所述第三区域和第四区域IV的衬底101进行第二阱区掺杂处理。所述第三区域和第四区域IV为NMOS区域，所述第二阱区掺杂处理的掺杂离子为P型离子，P型离子为B、Ga或In。

进行所述第二阱区掺杂处理的工艺步骤包括：在所述第一区域和第二区域II的隔离层114表面以及鳍部102表面形成第二图形层106，所述第二图形层106顶部高于鳍部102顶部；以所述第二图形层106为掩膜，对所述第三区域和第四区域IV的衬底101进行第二阱区掺杂处理；接着，去除所述第二 图形层106。

所述第二图形层106的材料为硬掩膜材料或光刻胶材料。

后续还包括步骤，对所述第一区域的基底进行第一阈值电压调节处理，由于第一区域还包括若干个子区域，因此对所述若干个子区域的基底进行第一阈值电压调节掺杂处理，且对所述若干个子区域的基底进行的第一阈值电压调节掺杂处理的掺杂浓度各不相同。以下将结合附图进行详细说明，所述第一阈值电压调节掺杂处理实际上是对鳍部102进行的。

参考图6，对所述第一区域中的第一低阈值电压区域11的基底进行第一阈值电压调节掺杂处理。

所述第一区域为PMOS区域时，所述第一阈值电压调节掺杂处理的掺杂离子为N型离子，所述第一阈值电压调节掺杂处理的掺杂离子为P或As；所述第一区域为NMOS区域时，所述第一阈值电压调节掺杂处理的掺杂离子为P型离子，所述第一阈值电压调节掺杂处理的掺杂离子为B或Ga。

本实施例中，所述第一区域为PMOS区域，对所述第一低阈值电压区域11进行第一阈值电压调节掺杂处理的工艺步骤包括：在所述第二区域II、第三区域、第四区域IV、以及第一区域中除第一低阈值电压区域11之外的区域的隔离层114表面以及鳍部102表面形成第三图形层107；以所述第三图形层107为掩膜，对所述第一低阈值电压区域11进行N型离子注入；接着，去除所述第三图形层107。

本实施例中，根据所述第一低阈值电压区域11形成的器件所需的阈值电压范围，确定对其进行第一阈值电压调节掺杂处理的掺杂浓度。

参考图7，对所述第一区域中的第一标准阈值电压区域12的基底进行第一阈值电压调节掺杂处理。

本实施例中，所述第一区域为PMOS区域，所述第一阈值电压调节掺杂处理的掺杂离子为N型离子。

对所述第一标准阈值电压区域12的基底进行第一阈值电压调节掺杂处理的工艺步骤包括：在所述第二区域II、第三区域、第四区域IV、以及第一区 域中除第一标准阈值电压区域12之外的区域的隔离层114表面以及鳍部102表面形成第四图形层108；以所述第四图形层108为掩膜，对所述第一标准阈值电压区域12进行N型离子注入；接着，去除所述第四图形层108。

根据所述第一标准阈值电压区域12形成的器件所需的阈值电压范围，确定对其进行第一阈值电压调节掺杂处理的掺杂浓度。本实施例中，对所述第一标准阈值电压区域12以及第一低阈值电压区域11进行的第一阈值电压调节掺杂处理的掺杂浓度不相同。

参考图8，对所述第一区域中的上拉晶体管区域13的基底进行第一阈值电压调节掺杂处理。

本实施例中，所述第一区域为PMOS区域，所述第一阈值电压调节掺杂处理的掺杂离子为N型离子。

对所述上拉晶体管区域13的基底进行第一阈值电压调节掺杂处理的工艺步骤包括：在所述第二区域II、第三区域、第四区域IV、以及第一区域中除上拉晶体管区域13之外的区域的隔离层114表面以及鳍部102表面形成第五图形层109；以所述第五图形层109为掩膜，对所述上拉晶体管区域13进行N型离子注入；接着，去除所述第五图形层109。

根据所述上拉晶体管区域13形成的器件所需的阈值电压范围，确定对其进行第一阈值电压调节掺杂处理的掺杂浓度。本实施例中，对所述上拉晶体管区域13、第一标准阈值电压区域12以及第一低阈值电压区域11进行的第一阈值电压调节掺杂处理的掺杂浓度不相同。

参考图9，对所述第一区域中的第一输入输出晶体管区域14的基底进行第一阈值电压调节掺杂处理。

本实施例中，所述第一区域为PMOS区域，所述第一阈值电压调节掺杂处理的掺杂离子为N型离子。

对所述第一输入输出晶体管区域14的基底进行第一阈值电压调节掺杂处理的工艺步骤包括：对所述第二区域II、第三区域、第四区域IV、以及第一区域中除第一输入输出晶体管区域14之外的区域的隔离层114表面以及鳍部102表面形成第六图形层110；以所述第六图形层110为掩膜，对所述第一输 入输出晶体管区域14进行N型离子注入；接着，去除所述第六图形层110。

根据所述第一输入输出晶体管区域14形成的器件所需的阈值电压范围，确定对其进行第一阈值电压调节掺杂处理的掺杂浓度。本实施例中，对所述第一输入输出晶体管区域14、上拉晶体管区域13、第一标准阈值电压区域12以及第一低阈值电压区域11进行的第一阈值电压调节掺杂处理的掺杂浓度不相同。

通过调节第一区域内各子区域的基底中的掺杂离子浓度，使得相应形成的器件的阈值电压数值不同。一般的，子区域的基底中掺杂离子浓度越小，相应形成的器件的阈值电压数值越小。

后续还包括，对所述第三区域的基底进行第二阈值电压调节处理，由于第三区域包括若干个子区域，因此后续对所述第三区域的若干个子区域的基底进行第二阈值电压调节处理，且对所述第三区域的若干个子区域的基底进行的第二阈值电压调节掺杂处理的掺杂浓度各不相同。以下将结合附图进行详细说明，所述第二阈值电压调节掺杂处理实际为对鳍部102进行的。

参考图10，对所述第三区域中的第二低阈值电压区域21的基底进行第二阈值电压调节掺杂处理。

所述第三区域为PMOS区域时，所述第二阈值电压调节掺杂处理的掺杂离子为N型离子，所述第二阈值电压调节掺杂处理的掺杂离子为P或As；所述第三区域为NMOS区域时，所述第二阈值电压调节掺杂处理的掺杂离子为P型离子，所述第二阈值电压调节掺杂处理的掺杂离子为B或Ga。

本实施例中，所述第三区域为NMOS区域，对所述第二低阈值电压区域21的基底进行第二阈值电压调节掺杂处理的工艺步骤包括：在所述第一区域、第二区域II、第四区域IV、第三区域中除第二低阈值电压区域21之外的区域的隔离层114表面以及鳍部102表面形成第七图形层111；以所述第七图形层111为掩膜，对所述第二低阈值电压区域21进行P型离子注入；接着，去除所述第七图形层111。

根据所述第二低阈值电压区域21形成的器件所需的阈值电压范围，确定对其进行第二阈值电压调节掺杂处理的掺杂浓度。

参考图11，对所述第三区域中的第二标准阈值电压区域22的基底进行第二阈值电压调节掺杂处理。

本实施例中，所述第三区域为NMOS区域，所述第二阈值电压调节掺杂处理的掺杂离子为P型离子。

对所述第二标准阈值电压区域22的基底进行第二阈值电压调节掺杂处理的工艺步骤包括：在所述第一区域、第二区域II、第四区域IV、第三区域中除第二标准阈值电压区域22之外的区域的隔离层114表面以及鳍部102表面形成第八图形层112；以所述第八图形层112为掩膜，对所述第二标准阈值电压区域22进行P型离子注入；接着，去除所述第八图形层112。

根据所述第二标准阈值电压区域22形成的器件所需的阈值电压范围，确定对其进行第二阈值电压调节掺杂处理的掺杂浓度。本实施例中，对所述第二标准阈值电压区域22以及第二低阈值电压区域21进行的第二阈值电压调节掺杂处理的掺杂浓度不相同。

参考图12，对所述第三区域中的下拉晶体管区域23的基底进行第二阈值电压调节掺杂处理。

本实施例中，所述第三区域为NMOS区域，所述第二阈值电压调节掺杂处理的掺杂离子为P型离子。

对所述下拉晶体管区域23的基底进行第二阈值电压调节掺杂处理的工艺步骤包括：在所述第一区域、第二区域II、第四区域IV、以及第三区域中除下拉晶体管区域23之外的区域的隔离层114表面以及鳍部102表面形成第九图形层113；以所述第九图形层113为掩膜，对所述下拉晶体管区域23进行P型离子注入；接着，去除所述第九图形层113。

根据所述下拉晶体管区域23形成的器件所需的阈值电压范围，确定对其进行第二阈值电压调节掺杂处理的掺杂浓度。本实施例中，对所述下拉晶体管区域23、第二标准阈值电压区域22以及第二低阈值电压区域21进行的第二阈值电压调节掺杂处理的掺杂浓度不相同。

参考图13，对所述第三区域中的传送门晶体管区域24的基底进行第二阈值电压调节掺杂处理。

本实施例中，所述第三区域为NMOS区域，所述第二阈值电压调节掺杂处理的掺杂离子为P型离子。

对所述传送门晶体管区域24的基底进行第二阈值电压调节掺杂处理的工艺步骤包括：在所述第一区域、第二区域II、第四区域IV、以及第三区域中除传送门晶体管区域24之外的区域的隔离层114表面以及鳍部102表面形成第十图形层115；以所述第十图形层115为掩膜，对所述传送门晶体管区域24进行P型离子注入；接着，去除所述第十图形层115。

根据所述传送门晶体管区域24形成的器件所需的阈值电压范围，确定对其进行第二阈值电压调节掺杂处理的掺杂浓度。本实施例中，对所述传送门晶体管区域24、下拉晶体管区域23、第二标准阈值电压区域22以及第二低阈值电压区域21进行的第二阈值电压调节掺杂处理的掺杂浓度不相同。

参考图14，对所述第三区域中的第二输入输出晶体管区域25的基底进行第二阈值电压调节掺杂处理。

本实施例中，所述第三区域为NMOS区域，所述第二阈值电压调节掺杂处理的掺杂离子为P型离子。

对所述第二输入输出晶体管区域25的基底进行第二阈值电压调节掺杂处理的工艺步骤包括：在所述第一区域、第二区域II、第四区域IV、以及第三区域中除第二输入输出晶体管区域25之外的区域的隔离层114表面以及鳍部102表面形成第一掩膜层116；以所述第一掩膜层116为掩膜，对所述传送门晶体管区域24进行P型离子注入；接着，去除所述第一掩膜层116。

根据所述第二输入输出晶体管区域25形成的器件所需的阈值电压范围，确定对其进行第二阈值电压调节掺杂处理的掺杂浓度。本实施例中，对所述第二输入输出晶体管区域25、传送门晶体管区域24、下拉晶体管区域23、第二标准阈值电压区域22以及第二低阈值电压区域21进行的第二阈值电压调节掺杂处理的掺杂浓度不相同。

通过调节第三区域内各子区域的基底中的掺杂离子浓度，使得相应形成的器件的阈值电压数值不同。一般的，子区域的基底中掺杂离子浓度越小，相应形成的器件的阈值电压数值越小。

后续还包括步骤：在所述第一区域基底表面形成第一栅极结构；在所述第二区域基底表面形成第二栅极结构；在所述第三区域基底表面形成第三栅极结构；在所述第四区域基底表面形成第四栅极结构。具体的，后续还包括步骤：在所述第一区域以及第二区域基底表面形成栅介质层；形成覆盖所述第一区域和第二区域的栅介质层表面的第一功函数层，所述第一功函数层具有第一厚度；对所述第一区域的第一功函数层进行减薄处理，使得第一区域的第一功函数层具有第二厚度；所述栅介质层还位于第三区域和第四区域基底表面；形成覆盖所述第三区域和第四区域的栅介质层表面的第二功函数层，所述第二功函数层具有第三厚度；对所述第三区域的第二功函数层进行减薄处理，使得第三区域的第二功函数层具有第四厚度；在所述具有第二厚度的第一功函数层表面形成第一栅电极层；在所述第二区域的第一功函数层表面形成第二栅电极层；在所述具有第四厚度的第二功函数层表面形成第三栅电极层；在所述第四区域的第二功函数层表面形成第四栅电极层。

其中，第一栅极结构、第二栅极结构、第三栅极结构或第四栅极结构既能够采用先栅工艺(gate first)制作，还能够采用后栅工艺(gate last)制作。本实施例中，所述第一区域的若干个子区域基底表面的栅介质层中，位于所述第一输入输出晶体管区域基底表面的栅介质层的厚度最厚。所述第三区域的若干个子区域基底表面的栅介质层中，位于所述第二输入输出晶体管区域基底表面的栅介质层的厚度最厚。

以下将结合附图对第一栅极结构。第二栅极结构、第三栅极结构和第四栅极结构的形成工艺进行详细说明，以采用后栅工艺为例。

参考图15，在所述第一区域、第二区域II、第三区域和第四区域IV基底表面形成氧化膜；在所述氧化膜表面形成伪栅膜；图形化所述伪栅膜以及氧化膜，形成位于第一区域、第二区域II、第三区域和第四区域IV部分基底表面的氧化层201，形成位于氧化层201表面的伪栅层202。

所述伪栅层202占据后续形成的第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构的空间位置。

所述氧化层201的材料为氧化硅或氮氧化硅。本实施例中，所述氧化层 201的厚度较厚，后续保留位于第一输入输出晶体管区域14、以及第二输入输出晶体管区域25的氧化层201，进而使得第一区域的各子区域中第一输入输出晶体管区域14的栅介质层厚度最厚，第三区域的各子区域中第二输入输出晶体管区域25的栅介质层的厚度最厚。

所述伪栅层202的材料为多晶硅、非晶硅或无定形碳。本实施例中，所述伪栅层202的材料为多晶硅。

还包括步骤：在所述伪栅层202侧壁表面形成偏移侧墙；对所述伪栅层202两侧的第一区域鳍部102进行轻掺杂处理，形成第一LDD区域，本实施例中，包括对第一区域中各子区域的鳍部102进行轻掺杂处理；对所述伪栅层202两侧的第二区域II鳍部102进行轻掺杂处理，形成第二LDD区域；对所述伪栅层202两侧的第三区域鳍部102进行轻掺杂处理，形成第三LDD区域，本实施例中，包括对第三区域中各子区域的鳍部102进行轻掺杂处理；对所述伪栅层202两侧的第四区域IV鳍部102进行轻掺杂处理，形成第四LDD区域。

还包括步骤：在所述偏移侧墙侧壁表面形成主侧墙；对所述伪栅层202两侧的第一区域鳍部102进行重掺杂处理，形成第一S/D区域，本实施例中，包括对第一区域中各子区域的鳍部102进行重掺杂处理；对所述伪栅层202两侧的第二区域II鳍部102进行重掺杂处理，形成第二S/D区域；对所述伪栅层202两侧的第三区域鳍部102进行重掺杂处理，形成第三S/D区域，本实施例中，包括对第三区域中各子区域的鳍部102进行重掺杂处理；对所述伪栅层202两侧的第四区域IV鳍部102进行重掺杂处理，形成第四S/D区域。

参考图16，去除所述伪栅层202(参考图15)。

在去除所述伪栅层202之前，还包括步骤：在所述基底表面形成层间介质层(未图示)，所述层间介质层覆盖伪栅层202的侧壁表面。

采用干法刻蚀工艺、湿法刻蚀工艺或SiCoNi刻蚀系统，刻蚀去除所述伪栅层202。

参考图17，刻蚀去除位于第一输入输出晶体管区域14、第二输入输出晶体管区域25之外的氧化层201。

本实施例中，在所述第一输入输出晶体管区域14、第二输入输出晶体管区域25的氧化层201表面形成第三掩膜层203，暴露出第二区域II、第四区域IV、第一低阈值电压区域11、第一标准阈值电压区域12、上拉晶体管区域13、第二低阈值电压区域21、第二标准阈值电压区域22、下拉晶体管区域23以及传送门晶体管区域24的氧化层201表面；以所述第三掩膜层203为掩膜，刻蚀去除所述第三掩膜层203暴露出的氧化层201；接着，去除所述第三掩膜层203。

参考图18，在所述第二区域II、第四区域IV、第一低阈值电压区域11、第一标准阈值电压区域12、上拉晶体管区域13、第二低阈值电压区域21、第二标准阈值电压区域22、下拉晶体管区域23以及传送门晶体管区域24的基底表面形成界面层204。

所述界面层204的材料为氧化硅或氮氧化硅。本实施例中，采用氧化工艺形成所述界面层204，所述氧化工艺为干氧氧化、湿氧氧化或水汽氧化，形成的界面层204仅位于暴露出的鳍部102顶部表面和侧壁表面，所述界面层204的厚度小于氧化层202的厚度。所述界面层204以及氧化层202为栅介质层的一部分；由于氧化层202的厚度大于界面层204的厚度，使得后续第一输入输出晶体管区域14和第二输入输出晶体管区域25的栅介质层的厚度较其他区域的栅介质层的厚度更厚。

在其他实施例中，采用沉积工艺形成所述界面层，所述沉积工艺为化学气相沉积、物理气相沉积或原子层沉积，形成的界面层还位于氧化层表面。同样的，后续第一输入输出晶体管区域和第二输入输出晶体管区域的栅介质层的厚度较其他区域的栅介质层的厚度更厚。

参考图19，在所述界面层204表面以及氧化层202表面形成高k栅介质层205。

所述高k栅介质层205的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述高k栅介质层205的材料为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述高k栅介质层205。本实施例中，所述高k栅介质层205的材料为HfO₂，所述高k栅介质层205的厚度为5埃至15埃，采用原子层沉积工艺形成所述高k栅介质层205。

对于第一输入输出晶体管区域14和第二输入输出晶体管区域25而言，所述栅介质层包括：氧化层202以及位于氧化层202表面的高k栅介质层205。对于除第一输入输出晶体管区域14和第二输入输出晶体管区域25之外的区域而言，所述栅介质层包括：界面层204以及位于界面层204表面的高k栅介质层205。由前述分析可知，第一区域各子区域中，第一输入输出晶体管区域14的栅介质层的厚度最厚；第三区域各子区域中，第二输入输出晶体管区域25的栅介质层的厚度最厚。

继续参考图19，形成覆盖所述第一区域和第二区域II的栅介质层表面的第一功函数层208。

在形成所述第一功函数层208之前，还包括步骤：在所述高k栅介质层205表面形成盖帽层206；在所述盖帽层206表面形成刻蚀停止层(未图示)。

所述盖帽层206起到保护高k栅介质层205的作用，防止后续的刻蚀工艺对高k栅介质层205造成不必要的刻蚀损失，所述盖帽层206还有利于阻挡金属离子向高k栅介质层205内扩散。

所述盖帽层206的材料为TiN；采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述盖帽层206。

所述刻蚀停止层与后续形成的第一功函数层以及第二功函数层的材料不同，从而使得后续刻蚀第一功函数层的刻蚀工艺对刻蚀停止层的刻蚀速率小，后续刻蚀第二功函数层的刻蚀工艺对刻蚀停止层的刻蚀速率小，从而避免对高k栅介质层205造成刻蚀损伤。本实施例中，所述刻蚀停止层的材料为TaN，采用原子层沉积工艺形成所述刻蚀停止层。

本实施例中，所述第一功函数层208位于第一区域、第二区域II、第三区域和第四区域IV，后续会刻蚀去除位于第三区域和第四区域IV的第一功函数层208。所述第一功函数层208位于所述刻蚀停止层表面。

所述第一区域和第二区域II为PMOS区域，所述第一功函数层208的材料为P型功函数材料，所述第一功函数层208的材料为Ta、TiN、TaSiN或TiSiN中的一种或几种。采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第一功函数层208。

本实施例中，所述第一功函数层208的材料为TiN，所述第一功函数层208具有第一厚度，所述第一厚度为30埃至60埃。

参考图20，对所述第一区域的第一功函数层208进行减薄处理，使得第一区域的第一功函数层208具有第二厚度。

所述第一功函数层208的厚度越薄，所述第一功函数层208所在区域的金属与半导体材料之间的功函数差值越大，相应所在区域形成的器件的阈值电压数值越大。

本实施例中，由于第二区域II为超低阈值电压区域，所述第二区域II形成的器件的阈值电压数值很小，且为了满足半导体器件需求，第二区域II形成的器件的阈值电压与第一区域形成的器件的阈值电压之间的差值较大，前述进行的第一阈值电压调节掺杂处理难以获得较大差值的阈值电压。为此，本实施例进一步对第一区域的第一功函数层208进行减薄处理，使得第一区域形成的器件的阈值电压数值进一步增加，从而使得第二区域II形成的器件的阈值电压与第一区域形成的器件的阈值电压之间的差值较大。

本实施例中，所述第二厚度为15埃至30埃。采用干法刻蚀工艺、湿法刻蚀工艺或SiCoNi刻蚀系统，刻蚀去除第一区域部分厚度的第一功函数层208。具体的，在所述第二区域II、第三区域以及第四区域IV的第一功函数层208表面形成第四掩膜层209；以所述第四掩膜层209为掩膜，刻蚀去除第一区域的部分厚度的第一功函数层208，使第一区域的第一功函数层208的厚度由第一厚度减薄至第二厚度。本实施例中，所述第四掩膜层209还覆盖第一输入输出晶体管区域14的第一功函数层208表面。

本实施例中，对所述第一区域的各子区域的第一功函数层208进行减薄处理的减薄厚度相同，即第一区域各子区域的第一功函数层208的第二厚度相同。在其他实施例中，对第一区域中各子区域的第一功函数层进行减薄处 理的减薄厚度还能够各不相同，即第一区域中各子区域的第一功函数层的第二厚度各不相同。

参考图21，去除位于第三区域和第四区域IV的第一功函数层208。

具体的，在所述第一区域和第二区域II的第一功函数层208表面形成第五掩膜层210；以所述第五掩膜层210为掩膜，刻蚀去除位于第三区域和第四区域IV的第一功函数层208；接着，去除所述第五掩膜层210。

在其他实施例中，还能够先去除位于第三区域和第四区域的第一功函数层，然后对第一区域的第一功函数层进行减薄处理。

参考图22，形成覆盖所述栅介质层的第二功函数层211。

本实施例中，所述第二功函数层211位于第一区域、第二区域II、第三区域和第四区域IV，所述第二功函数层211位于第一区域和第二区域II的第一功函数层208表面，还位于第三区域和第四区域IV的刻蚀停止层表面。后续会刻蚀去除位于第一区域和第二区域II的第二功函数层211。

所述第三区域和第四区域IV为NMOS区域，所述第二功函数层211的材料为N型功函数材料，所述第二功函数层211的材料为TiAl、TiAlC、TaAlN、TiAlN、MoN、TaCN或AlN中的一种或几种。采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二功函数层211。

本实施例中，所述第二功函数层211的材料为TiAlC，所述第二功函数层211具有第三厚度，所述第三厚度为30埃至60埃。

参考图23，对所述第三区域的第二功函数层211进行减薄处理，使得第三区域的第二功函数层211具有第四厚度。

所述第二功函数层211的厚度越薄，所述第二功函数层211所在区域的金属与半导体材料之间的功函数差值越大，相应所在区域形成的器件的阈值电压数值越大。

本实施例中，由于第四区域IV为超低阈值电压区域，所述第四区域IV形成的器件的阈值电压数值很小，且为了满足半导体器件需求，第四区域IV形成的器件的阈值电压与第三区域形成的器件的阈值电压之间的差值较大， 前述进行的第二阈值电压调节掺杂处理难以获得较大差值的阈值电压。为此，本实施例进一步对第三区域的第二功函数层211进行减薄处理，使得第三区域形成的器件的阈值电压数值进一步增加，从而使得第四区域IV形成的器件的阈值电压与第三区域形成的器件的阈值电压之间的差值较大。

本实施例中，所述第四厚度为15埃至30埃。采用干法刻蚀工艺、湿法刻蚀工艺或SiCoNi刻蚀系统，刻蚀去除第三区域部分厚度的第二功函数层211。具体的，在所述第一区域、第二区域II以及第四区域IV的第二功函数层211表面形成第五掩膜层212；以所述第五掩膜层212为掩膜，刻蚀去除第三区域的部分厚度的第二功函数层211，使第三区域的第二功函数层211的厚度由第三厚度减薄至第四厚度。本实施例中，所述第五掩膜层212还覆盖传送门晶体管区域23以及第二输入输出晶体管区域25。

本实施例中，对所述第三区域的各子区域的第二功函数层211进行减薄处理的减薄厚度相同，即第三区域各子区域的第二功函数层211的第四厚度相同。在其他实施例中，对所述第三区域中各子区域的第二功函数层进行减薄处理的减薄厚度还能够各不相同，即所述第三区域中各子区域的第二功函数层的第四厚度各不相同。

参考图24，去除位于第一区域和第二区域II的第二功函数层211。

具体的，在所述第三区域和第四区域IV的第二功函数层211表面形成第六掩膜层213；以所述第六掩膜层213为掩膜，刻蚀去除位于第一区域和第二区域II的第二功函数层211；接着，去除所述第六掩膜层213。

在其他实施例中，还能够先去除位于第一区域和第二区域的第二功函数层，然后对第三区域的第二功函数层进行减薄处理。

在其他实施例中，第一区域和第二区域为PMOS区域，第三区域和第四区域为NMOS区域时，还能够保留位于第一区域和第二区域的第二功函数层，位于第一区域和第二区域的第二功函数层对第一区域和第二区域形成的MOS管的阈值电压影响较小。

参考图25，在所述具有第二厚度的第一功函数层208表面形成第一栅电极层302；在所述第二区域II的第一功函数层208表面形成第二栅电极层301； 在所述具有第四厚度的第二功函数层211表面形成第三栅电极层304；在所述第四区域IV的第二功函数层211表面形成第四栅电极层303。

所述第一栅电极层302的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W中的一种或多种；所述第二栅电极层301的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W中的一种或多种；所述第三栅电极层304的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W中的一种或多种；所述第四栅电极层303的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W中的一种或多种。

本实施例中，所述第一栅电极层302、第二栅电极层301、第三栅电极层304以及第四栅电极层303的材料相同。在同一道工艺步骤中形成所述第一栅电极层302、第二栅电极层301、第三栅电极层304以及第四栅电极层303。

形成所述第一栅电极层302、第二栅电极层301、第三栅电极层304以及第四栅电极层303的工艺步骤包括：在所述第一功函数层208表面以及第二功函数层211表面形成栅电极膜，所述栅电极膜顶部高于层间介质层顶部表面；研磨去除高于层间介质层顶部的栅极膜，相应形成所述第一栅电极层302、第二栅电极层301、第三栅电极层304以及第四栅电极层303。

由于第二区域II的基底不仅未进行第一阈值电压调节掺杂处理，且第二区域II的第一功函数层208的厚度大于第一区域的第一功函数层208的厚度，使得第二区域II形成的器件的阈值电压比第一区域形成的器件的阈值电压低的多，因此所述第二区域II形成的器件与第一区域形成的器件具有较大的阈值电压差值，从而满足半导体器件性能需求。同样的，由于第四区域IV的基底不仅未进行第二阈值电压调节掺杂处理，且第四区域IV的第二功函数层211的厚度大于第三区域的第二功函数层211的厚度，使得第四区域IV形成的器件的阈值电压比第三区域形成的器件的阈值电压低的多，因此所述第四区域IV形成的器件与第三区域形成的器件具有较大的阈值电压差值，从而满足半导体器件性能需求。

需要说明的是，在其他实施例中，还能够采用先栅工艺，形成所述具有第一厚度的第一功函数层、具有第二厚度的第一功函数层、具有第三厚度的第二功函数层以及具有第四厚度的第二功函数层。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。