相关申请的交叉引用本申请要求于2015年1月13日提交至韩国知识产权局的韩国专利申请No.10-2015-0006135的优先权以及于2015年1月16日提交至美国专利商标局的美国临时申请No.62/104,536的优先权，所述申请的全部内容以引用方式并入本文中。技术领域本申请涉及一种半导体器件及其制造方法。
背景技术：
作为一种用于增加半导体器件密度的标定技术，已提出一种多栅极晶体管。可以通过在衬底上形成鳍型或纳米线型的硅体并在硅体表面上形成多个栅极来获得多栅极晶体管。多栅极晶体管可容易地标定，这是由于其使用三维(3D)沟道。另外，可以在无需增加多栅极晶体管的栅极长度的情况下提高电流控制能力。此外，可以有效地抑制沟道区电势会受漏极电压影响的短沟道效应(SCE)。
技术实现要素：
本公开提供了能够使开发负担最小化的半导体器件。本公开还提供了制造能够使开发负担最小化的半导体器件的方法。然而，本公开的各个方面不限于本文阐述的内容。通过参照下面给出的本公开的详细描述，本公开的以上和其他方面对于本公开所属领域的普通技术人员将变得更加明显。根据本公开的一个方面，提供了一种半导体器件，其包括：包括多条长边和第一短边的鳍；第一沟槽，其紧邻所述鳍的第一短边并且具有第一深度；第二沟槽，其紧邻第一沟槽并且具有大于第一深度的第二深度；第一突出结构，其从第一沟槽的底部突出并且与第一短边并排延伸；以及栅极，其形成在第一突出结构上以与第一短边并排延伸。在一些实施例中，所述半导体器件还包括场绝缘层，其部分填充第一沟槽和第二沟槽。在一些实施例中，第一突出结构低于场绝缘层相对于第一沟槽的表面。在一些实施例中，栅极与第一突出结构重叠，并且栅极的部分直接接触场绝缘层的表面。在一些实施例中，第一突出结构位于第一沟槽与第二沟槽之间的边界处。在一些实施例中，第一突出结构包括位于第一沟槽的侧面上的第一倾斜表面以及位于第二沟槽的侧面上的第二倾斜表面，其中第一倾斜表面具有第一倾斜角度，并且第二倾斜表面具有不同于所述第一倾斜角度的第二倾斜角度。在一些实施例中，第二沟槽限定有源区，其中，第一短边连接至多条长边中的一条，以及其中，所述鳍还包括连接至多条长边中的另一条的第二短边，并且其中，所述半导体器件还包括：第三沟槽，其紧邻所述鳍的第二短边并且具有第三深度；第四沟槽，其紧邻第三沟槽并且具有大于第三深度的第四深度；以及第二突出结构，其从第三沟槽的底部突出。在一些实施例中，第一突出结构的高度不同于第二突出结构的高度。根据本公开的另一方面，提供了一种半导体器件，其包括：第一沟槽，其限定彼此分离的第一有源区和第二有源区，并且第一沟槽具有第一深度；位于第一有源区中的第一鳍；位于第二有源区中的第二鳍；第二沟槽，其紧邻第一鳍的第一短边并且具有小于第一深度的第二深度；第三沟槽，其紧邻第二鳍的第二短边并且具有小于第一深度的第三深度；从第二沟槽的底部突出的第一突出结构；从第三沟槽的底部突出的第二突出结构；第一栅极，其形成在第一突出结构上以与第一短边并排延伸；以及第二栅极，其形成在第二突出结构上以与第二短边并排延伸。在一些实施例中，第一短边与第二短边彼此面对。在一些实施例中，第一突出结构位于第一沟槽与第二沟槽之间的边界处，并且第二突出结构位于第一沟槽与第三沟槽的边界处。在一些实施例中，所述半导体器件还包括在第一沟槽上位于第一栅极与第二栅极之间的第三栅极。在一些实施例中，第一栅极至第三栅极彼此并排延伸。在一些实施例中，第一突出结构的高度不同于第二突出结构的高度。在一些实施例中，第一突出结构包括位于第一沟槽的侧面上的第一倾斜表面以及位于第二沟槽的侧面上的第二倾斜表面，其中第一倾斜表面具有第一倾斜角度，并且第二倾斜表面具有不同于所述第一倾斜角度的第二倾斜角度。根据本公开的另一方面，提供了一种半导体器件，其包括：第一沟槽，其限定有源区并具有第一深度；位于第一有源区中的鳍，其包括长边和短边；第二沟槽，其紧邻有源区中的所述鳍的长边和短边并且具有小于第一深度的第二深度；部分填充第一沟槽和第二沟槽的场绝缘层；第一突出结构，其从第二沟槽的底部突出至低于所述场绝缘层表面的高度，并且与所述鳍的短边并排延伸；以及第二突出结构，其从第二沟槽的底部突出至低于所述场绝缘层表面的高度，并且与所述鳍的长边并排延伸。在一些实施例中，所述半导体器件还包括栅极，其形成在第一突出结构上以与所述短边中的一条并排延伸。根据本公开的另一方面，提供了一种制造半导体器件的方法，所述方法包括以下步骤：通过形成具有第一深度的多个第一沟槽来形成多个鳍和多个牺牲鳍；通过形成具有大于第一深度的第二深度的第二沟槽来限定有源区；以及形成部分填充第一沟槽和第二沟槽的场绝缘层，其中形成第二沟槽的步骤包括：去除所述多个鳍的一部分和所有牺牲鳍，并且在第一沟槽与第二沟槽之间的边界处形成第一突出结构。在一些实施例中，第一突出结构与所述多个鳍之一的短边并排，并且所述方法还包括步骤：在形成所述场绝缘层之后，在第一突出结构上形成栅极，其与所述短边并排延伸。在一些实施例中，形成第二沟槽的步骤包括形成第二突出结构，其设置为与所述多个鳍之一的长边并排。在一些实施例中，在形成场绝缘层的步骤中，所述场绝缘层形成为完全覆盖第一突出结构。根据本公开的一些实施例，一种半导体器件包括：第一沟槽，其限定彼此分离的第一有源区和第二有源区，并且第一沟槽具有第一深度；位于第一有源区中的第一鳍；位于第二有源区中的第二鳍；第二沟槽，其紧邻第一鳍的第一短边并且具有小于第一深度的第二深度；突出结构，其从第二沟槽的底部突出；第一栅极，其位于所述突出结构上并且与第一短边并排延伸；以及第二栅极，其位于第二鳍上并且与第二鳍的第二短边并排延伸。在一些实施例中，第一短边和第二短边彼此面对。一些实施例提供的是，所述突出结构位于第一沟槽与第二沟槽之间的边界处。在一些实施例中，第一栅极与第二栅极彼此并排延伸。一些实施例提供的是，所述突出结构包括位于第一沟槽的侧面上的第一倾斜表面以及位于第二沟槽的侧面上的第二倾斜表面，其中第一倾斜表面具有第一倾斜角度，并且第二倾斜表面具有不同于第一倾斜角度的第二倾斜角度。一些实施例包括第三沟槽，其紧邻第二鳍的第一短边，并且具有小于第一深度的第三深度，其中第一沟槽与第三沟槽的边界实质上不具有突出结构。应当注意到，虽然并未关于不同的实施例具体描述，但是关于一个实施例描述的本发明构思的各个方面可以并入所述不同的实施例中。也就是说，所有实施例和/或任何实施例的特征可按照任何方式和/或组合形式进行组合。本发明构思的这些和其他目的和/或方面将在下文所述的说明书中进行详细解释。附图说明通过参照附图详细描述本公开的示例实施例，本公开的以上和其他方面及特点将变得更加清楚，在附图中：图1是根据本公开的第一实施例的半导体器件的布局示图。图2是沿着图1的线A-A截取的截面图。图3是沿着图1的线B-B截取的截面图。图4是沿着图1的线C-C截取的截面图。图5是根据本公开的第二实施例的半导体器件的截面图。图6是根据本公开的第三实施例的半导体器件的截面图。图7是根据本公开的第四实施例的半导体器件的布局示图。图8是根据本公开的第五实施例的半导体器件的布局示图。图9是根据本公开的第六实施例的半导体器件的布局示图。图10是沿着图9的线D-D截取的截面图。图11是根据本公开的第七实施例的半导体器件的截面图。图12是根据本公开的第八实施例的导体器件的截面图。图13是根据本公开的第九实施例的半导体器件的截面图。图14至图17是示出在制造根据本公开第一实施例的半导体器件的方法中的各个操作的示图。图18是根据本公开的第十实施例的半导体器件的截面图。图19是根据本公开的第十一实施例的半导体器件的截面图。图20是根据本公开的第十二实施例的半导体器件的截面图。图21是根据本公开的第十三实施例的半导体器件的截面图。图22是根据本公开的第十四实施例的半导体器件的截面图。图23是根据本公开的第十五实施例的半导体器件的截面图。图24是包括有根据本公开各个实施例的半导体器件的存储卡的框图。图25是使用根据本公开各个实施例的半导体器件的信息处理系统的框图。图26是包括有根据本公开各个实施例的半导体器件的电子装置的框图。具体实施方式通过参照以下对优选实施例以及附图的详细描述，可以更加容易地理解本发明构思的优点和特征及其实现方法。然而，本发明构思可以实现为许多不同的形式，并且不应理解为限于本文阐述的各实施例。相反，提供这些实施例是为了使得本公开将是彻底和完整的，并且将向所属技术领域的技术人员充分地传达本发明构思的概念，并且本发明构思将仅有所附的权利要求限定。在说明书中，相同的附图标记始终表示相同的元件。本文所使用的术语仅用于描述特定实施例，而非旨在限制本发明构思。如本文所使用的那样，除非上下文另外明确表示，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。应当理解，当术语“包含”和/或“包含……的”用于本说明书中时，其指示了存在所述特征、整体、步骤、操作、元件和/或部件，但并不排除存在或增加其他一个或多个特征、整体、步骤、操作、元件、部件和/或它们的组。应当理解，当一个元件或层被称作“位于”另一个元件或层“上”、“连接至”或“耦接至”另一个元件或层时，所述一个元件或层可以直接“位于”另一个元件或层“上”、直接“连接至”或“耦接至”另一个元件或层，或者也可以存在中间元件或中间层。与此相反，当一个元件或层被称作“直接位于”另一个元件或层“上”、“直接连接至”或“直接耦接至”另一个元件或层时，则不存在中间元件或中间层。如本文中使用的那样，术语“和/或”包括相关的所列项目中的一个或多个的任何和所有组合。应当理解，虽然在本文中可以使用术语“第一”、“第二”等来描述不同的元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层和/或部分区分开。因此，下面讨论的第一元件、第一部件、第一区域、第一层或第一部分可以被称作第二元件、第二部件、第二区域、第二层或第二部分而没有脱离本发明构思的指教。为了便于描述，可以在本文中使用空间相对术语，例如“位于……下方”、“之下”、“下部”、“之上”、“上部”等，以描述附图所示的一个元件或特征与另一个(一些)元件或特征的关系。应当理解，空间相对术语旨在涵盖在使用或操作中的器件的除附图所示的指向之外的不同指向。例如，如果附图中的器件被翻转，则被描述为“在”另一些元件或特征“之下”或者“位于”另一些元件或特征“下方”或者“位于”另一些元件或特征“之下”的元件将指向为“在”另一些元件或特征“之上”。因此，示例性术语“之下”可以涵盖“之上”和“之下”这两种指向。器件可另外地进行指向(旋转90度或以其他指向)，并相应地解释本文所使用的空间相对描述词。在本文中，参照作为理想实施例(和中间结构)的示意性示图的截面图来描述各个示例实施例。因此，由例如制造技术和/或公差而导致的示意图中的形状变化是可预期的。因此，这些实施例不应理解为限于本文示出的区域的特定形状，而应当包括由例如制造而导致的形状偏差。例如，附图中示为矩形的注入区将通常具有圆形或曲线特征和/或其在边缘处的注入浓度的梯度变化，而非从注入区突变至非注入区。同样地，通过注入形成的掩埋区可导致掩埋区与通过其发生注入的表面之间的区域中的一些注入。因此，附图示出的区域其本质上是示意性的，其形状既非旨在示出区域或器件的实际形状，也非旨在限制本发明构思的范围。除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属技术领域的普通技术人员之一的通常理解相同的含义。应当理解，那些诸如在常用字典中定义的术语应当被解释为与相关技术和本说明书的上下文中一致的含义，而不应理想化或者过于形式化地进行解释，除非在本文中明确地这样进行了定义。图1是根据本公开的第一实施例的半导体器件的布局示图。图2是沿着图1的线A-A截取的截面图。图3是沿着图1的线B-B截取的截面图。图4是沿着图1的线C-C截取的截面图。下面将描述这样的情况，即，根据本公开的第一实施例的半导体器件是N型鳍型晶体管，但是本公开不限于这种情况。参照图1至图4，根据本公开的第一实施例的半导体器件形成在衬底100的有源区ACT1中。衬底100可由一种或多种半导体材料制成，并且可以是Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和/或InP。在一些实施例中，衬底100可以是绝缘体上硅(SOI)衬底。鳍F1可沿着第一方向X延伸。鳍F1可通过部分刻蚀衬底100形成，并且/或者可包括从衬底100生长的外延层。如果鳍F1是如附图所示的矩形，其可包括长边LS1和LS2以及短边SS1和SS2。可以略微倾斜地切割(即，斜切)鳍F1的转角。虽然在附图中鳍F1为矩形，但是鳍F1的形状并不限于矩形形状。如附图所示，一个鳍F1可形成在有源区ACT1中(即，单个鳍结构)。也就是说，根据本公开的第一实施例的半导体器件可以是使用一个鳍F1的鳍型晶体管。与附图中不同的是，可形成在有源区ACT中两个或更多个鳍F1(即，双鳍结构或多鳍结构)。金属栅极199可形成在鳍F1上以与鳍F1交叉。也就是说，金属栅极199可沿着第二方向Y延伸。金属栅极199可包括下部金属层132、N型功函数控制层170、润湿层181以及填隙物层190。可通过置换工艺制造金属栅极199。层间绝缘薄膜110可形成在衬底100上并且可包括沟槽112。可通过堆叠两层或更多层的绝缘层形成层间绝缘薄膜110。如附图所示，沟槽112的侧壁可接触间隔件120。间隔件120可包括氮化物层和氮氧化物层中的至少一种。交界面层135可形成在沟槽112中。如附图所示，交界面层可通过氧化工艺形成在沟槽112的底表面上。在一些实施例中，与附图中不同的是，交界面层135可通过沉积方法沿着沟槽112的侧壁和底表面共形地形成。沉积方法的示例可以包括但不限于化学气相沉积(CVD)和原子层沉积(ALD)。交界面层135可以是(但不限于)氧化硅层(例如HTO)。交界面层135可形成为约或更小(约至)的厚度。例如，交界面层135可具有的厚度。交界面层135用于改善高电压晶体管的工作特性(例如，增加击穿电压)。电介质层130可在交界面层135上沿着沟槽112的侧壁和底表面共形地形成。电介质层130和交界面层135可以彼此接触。电介质层130可包括高k材料，其电介质常数高于氧化硅层的电介质常数。例如，电介质层130可包括HfO2、ZrO2、Ta2O5、TiO2、SrTiO3和/或(Ba,Sr)TiO3中的至少一种。可以根据将要形成的器件类型将电介质层130形成至适当的厚度。例如，如果电介质层130由HfO2制成，则其可具有约或更小(约至)的厚度。下部金属层132可在电介质层130上沿着沟槽112的侧壁和底表面共形地形成。下部金属层132可包括诸如TiN和/或TaN中的至少一种。例如，下部金属层132可以是TiN和TaN的叠层。这种情况下，TiN可形成为接触电介质层130，并且TaN可形成在TiN上以与TiN接触。TiN可保护电介质层130，并且在去除N型功函数控制层170的部分时，TaN可用作刻蚀停止层。N型功函数控制层170可形成在沟槽112内的下部金属层132上。如附图所示，N型功函数控制层170还可沿着沟槽112的侧壁和底表面共形地形成。N型功函数控制层170通过控制N型晶体管的功函数来调整N型晶体管的工作特性。N型功函数控制层170可以是TiAl、TiAIC、TiAIN、TaC、TiC和/或HfSi中的至少一种。例如，N型功函数控制层170可以是TiAIC层。润湿层181可形成在沟槽112内的N型功函数控制层170上。润湿层181可包括TiN和/或Ti中的至少一种。在一些实施例中，润湿层181可包括顺序堆叠的TiN层和TiN层。例如，如果填隙物层190为Al，则润湿层181可以是Ti或TiN的单层。如果填隙物层190为W，则润湿层181可以是TiN的单层。润湿层181可形成为约至(例如，)的厚度。虚设栅极299可沿着第二方向Y延伸，以与鳍F1的短边SS1重叠。另外，虚设栅极399可沿着第二方向Y延伸，以与鳍F1的短边SS2重叠。虚设栅极299和虚设栅极399中的每一个的一部分可以与场绝缘层105的表面直接接触。与金属栅极199类似，虚设栅极299和虚设栅极399可通过置换工艺制造。虚设栅极299和虚设栅极399中的每一个的堆叠结构和材料可以与金属栅极199的堆叠结构和材料相同。具体地，沟槽212和沟槽312可分别形成在层间绝缘薄膜110中，交界面层135和高k电介质层230和330可分别形成在沟槽212和沟槽312中，并且下部金属层232和332、N型功函数控制层270和370、润湿层281和381以及填隙物层290和390可分别形成在电介质层230和电介质层330上。另外，源极/漏极区162可形成在金属栅极199与虚设栅极299和399之间的鳍F1中。源极/漏极区162可通过在注入工艺中注入掺杂物形成。在一些实施例中，可以通过部分地去除金属栅极199与虚设栅极299和399之间的鳍F1形成凹进，然后在所述凹进中形成外延层，来形成源极/漏极区162。这里，外延层可生长至等于或高于鳍F1表面的高度。参照图1和图2，可利用具有第一深度D1的第一沟槽T1来限定鳍F1，并且可利用具有大于第一深度D1的第二深度D1+D2的第二沟槽T2来限定有源区ACT1。第一沟槽T1可以是浅沟槽，第二沟槽T2可以是深沟槽。这里，第一沟槽T1和第二沟槽T2可设置为彼此紧邻。当第一沟槽T1和第二沟槽T2彼此紧邻时，在第一沟槽T1与第二沟槽T2之间不设置具有第一深度D1的另一沟槽(例如，另一个浅沟槽)。场绝缘层105可部分填充第一沟槽T1和第二沟槽T2。突出结构PRT1和PRT2可从第一沟槽T1的底部突出至低于场绝缘层105表面的高度。如附图所示，突出结构PRT1和PRT2可位于第一沟槽T1与第二沟槽T2之间的边界处。突出结构PRT1和PRT2可沿着短边SS1和SS2(即，第二方向Y)形成。突出结构PRT1可包括设置在第一沟槽T1的侧面上的第一倾斜表面S1以及设置在第二沟槽T2的侧面上的第二倾斜表面S2。第一倾斜表面S1可具有第一倾斜角度，第二倾斜表面S2可具有不同于第一倾斜角度的第二倾斜角度。如附图所示，第二倾斜角度可以大于第一倾斜角度。第一倾斜表面S1连接至第一沟槽T1，第二倾斜表面S2连接至第二沟槽T2。第二倾斜表面S2的倾斜角度可以等于第二沟槽T2的侧壁S3的倾斜角度。即，第二倾斜表面S2和第二沟槽T2的侧壁S3可位于同一条直线上。突出结构PRT1和PRT2可设置在有源区ACT1的相对于鳍F1的两侧。另外，如附图所示，第一突出结构PRT1和第二突出结构PRT2可以相对于鳍F1彼此对称。也就是说，第二突出结构PRT2可包括设置在第一沟槽T1的侧面上的倾斜表面S4以及设置在第二沟槽T2的侧面上的倾斜表面S5。倾斜表面S4和倾斜表面S5可具有不同的倾斜角度。另外，倾斜表面S5的倾斜角度和第二沟槽T2的侧壁S6的倾斜角度可以位于同一直线。参照图1和图4，突出结构PRT11和PRT11可从第一沟槽T1的底部突出至低于场绝缘层105表面的高度。如附图所示，突出结构PRT11和PRT12可位于第一沟槽T1与第二沟槽T2之间的边界处。突出结构PRT11和PRT12可沿着鳍F1的长边LS1和LS2(即，第一方向X)形成。金属栅极199可以与鳍F1以及突出结构PRT11和PRT12交叉。突出结构PRT11和PRT12中的每一个可包括设置在第一沟槽T1的侧面上的倾斜表面S11以及设置在第二沟槽T2的侧面上的倾斜表面S12。倾斜表面S11的倾斜角度可以不同于倾斜表面S12的倾斜角度。如附图所示，倾斜表面S12的倾斜角度可以大于倾斜表面S11的倾斜角度。倾斜表面S11连接至第一沟槽T1，倾斜表面S12连接至第二沟槽T2。倾斜表面S12的倾斜角度可以等于第二沟槽T2的侧壁S13的倾斜角度。也就是说，倾斜表面S2和第二沟槽T2的侧壁S13可位于同一条直线上。突出结构PRT11和PRT12可设置在有源区ACT1的相对于鳍F1的两侧。另外，如附图所示，突出结构PRT11和突出结构PRT12可相对于鳍F1彼此对称。现在将更加详细地描述突出结构PRT1、PRT2、PRT11和PRT12。通过形成多个具有第一深度D1的第一沟槽T1来形成多个鳍和多个牺牲鳍。然后，形成第二沟槽T2，其具有大于第一深度D1的第二深度D1+D2，以限定有源区ACT1(见图16和图17)。这里，当形成第二沟槽T2时，可保留多个鳍(例如，三个鳍)中目标数量(例如，一个)的鳍。另外，当形成第二沟槽T2时，可去除所有牺牲鳍。然而，如果用于形成第一沟槽T1的掩模和用于形成第二沟槽T2的掩模没有完全相互对齐，则在形成第二沟槽T2时应当去除的鳍和牺牲鳍无法完全去除，从而会留下痕迹。鳍和牺牲鳍的这些痕迹会是突出结构PRT1、PRT2、PRT11和PRT12。这里，如果突出结构PRT1、PRT2、PRT11和PRT12具有相当大的尺寸，它们会在后续工艺中导致缺陷。然而，严格控制工艺条件以完全去除突出结构PRT1、PRT2、PRT11和PRT12会带来开发负担。因此，可在适当范围内控制突出结构PRT1、PRT2、PRT11和PRT12的尺寸，以使开发负担最小化并增加产量。例如，可将突出结构PRT1、PRT2、PRT11和PRT12的高度H1、H2、H11和H12控制为低于鳍F1的高度H10，特别地，低于场绝缘层105的表面。这是因为，如果突出结构PRT1、PRT2、PRT11和PRT12的末端高于场绝缘层105的表面，则会在后续置换工艺中导致工艺缺陷(例如，短路)。因此，在根据本公开的一些实施例的半导体器件中，可通过适当控制突出结构PRT1、PRT2、PRT11和PRT12的尺寸而使开发负担最小化。图5是根据本公开的第二实施例的半导体器件的截面图。为了简单起见，将主要着重于与图1至图4的实施例的差别来描述本实施例。参照图5，在根据本公开的第二实施例的半导体器件中，突出结构PRT1可以仅设置在有源区ACT1相对于鳍F1的一侧。突出结构PRT1可具有低于场绝缘层105表面的高度H1。突出结构PRT1可包括设置在第一沟槽T1的侧面上的第一倾斜表面S1以及设置在第二沟槽T2的侧面上的第二倾斜表面S2。第一倾斜表面S1可具有第一倾斜角度，第二倾斜表面S2可具有不同于第一倾斜角度的第二倾斜角度。如附图所示，第二倾斜角度可以大于第一倾斜角度。第一倾斜表面S1连接至第一沟槽T1，第二倾斜表面S2连接至第二沟槽T2。图6是根据本公开的第三实施例的半导体器件的截面图。为了简单起见，将主要着重于与图1至图4的实施例的差别来描述本实施例。参照图6，在根据本公开的第三实施例的半导体器件中，突出结构PRT1和突出结构PRT2可以相对于鳍F1彼此不对称。第一突出结构PRT1和第二突出结构PRT2可以具有不同的尺寸。另外，第一突出结构PRT1的高度H1与第二突出结构PRT2的高度可以不同。如附图所示，第一突出结构PRT1可以大于第二突出结构PRT2，并且第一突出结构PRT1的高度H1可以大于第二突出结构PRT2的高度H2。图7和图8分别为根据本公开的第四实施例和第五实施例的半导体器件的布局示图。为了简单起见，将主要着重于与图1至图4的实施例的差别来描述本实施例。参照图7，根据本公开的第四实施例的半导体器件可以是使用两个鳍F1和F2的鳍型晶体管(双鳍结构)。也就是说，两个鳍F1和F2可形成在有源区ACT1中。虚设栅极299可沿着第二方向Y延伸，以与鳍F1和鳍F2中的每一个的一条短边重叠。另外，虚设栅极399可沿着第二方向Y延伸，以与鳍F1和鳍F2中的每一个的另一条短边重叠。参照图8，根据本公开的第五实施例的半导体器件可以是使用三个或更多个鳍F1至F4的鳍型晶体管(多鳍结构)。也就是说，三个或更多个鳍F1至F4可形成在有源区ACT1中。虚设栅极299可沿着第二方向Y延伸，以与鳍F1至鳍F4中的每一个的一条短边重叠。另外，虚设栅极399可沿着第二方向Y延伸，以与鳍F1至鳍F4中的每一个的另一条短边重叠。图9是根据本公开的第六实施例的半导体器件的布局示图。图10是沿着图9的线D-D截取的截面图。为了简单起见，将主要着重于与图1至图4的实施例的差别来描述本实施例。参照图9和图10，根据本公开的第六实施例的半导体器件可包括彼此分离的第一有源区ACT1和第二有源区ACT2。鳍F1形成在第一有源区ACT1中，鳍F5形成在第二有源区ACT2中。鳍F1和鳍F5可沿着第一方向X延伸。鳍F1和鳍F5中的每一个可以是衬底100的一部分和/或从衬底100生长的外延层。如果鳍1为附图所示的矩形，则其可包括长边LS1和LS2以及短边SS1和SS2。另外，如果鳍F5为矩形，则其可包括长边LS21和LS22以及短边SS21和SS22。可以略微倾斜地切割(即，斜切)鳍F1和鳍F5中的每一个的转角。鳍F1的短边SS2与鳍F5的短边SS21可以面对彼此。这里，可通过具有第一深度D1的第一沟槽T1来限定鳍F1，并且可通过具有第三深度D3的第四沟槽T21来限定鳍F5。第一沟槽T1和第四沟槽T21可以同时形成。在一些实施例中，第一深度D1和第三深度D3可以相等。可由第二沟槽T2限定有源区ACT1和ACT2，第二沟槽T2具有大于第一深度D1或第三深度D3的第二深度D1+D2。如附图所示，一个鳍F1或F5可形成在有源区ACT1和ACT2中的每一个内。然而，本公开不限于此。也就是说，可在有源区ACT1和有源区ACT2中的每一个内形成两个或更多个鳍。金属栅极199可形成在鳍F1上以与鳍F1交叉。另外，金属栅极193可形成在鳍F5上以与鳍F5交叉。虚设栅极299和399可分别形成在鳍F1的两个短边SS2和SS1上，以与短边SS2和SS1重叠。虚设栅极293和393可分别形成在鳍F5的两个短边SS22和SS21上，以与短边SS22和SS21重叠。金属栅极199和193以及虚设栅极299、399、293和393可沿着第二方向Y延伸。参照图10，第一突出结构PRT1可从第一沟槽T1的底部突出至低于场绝缘层105表面的高度。第一突出结构PRT1可位于第一沟槽T1与第二沟槽T2之间的边界处。第一突出结构PRT1可包括设置在第一沟槽T1的侧面上的第一倾斜表面S1以及设置在第二沟槽T2的侧面上的第二倾斜表面S2。第一倾斜表面S1可具有第一倾斜角度，第二倾斜表面S2可具有不同于第一倾斜角度的第二倾斜角度。如附图所示，第二倾斜角度可以大于第一倾斜角度。另外，第三突出结构PRT21可从第四沟槽T21的底部突出至低于场绝缘层105的高度。第三突出结构PRT21可位于第四沟槽T21与第二沟槽T2之间的边界处。第三突出结构PRT21可包括设置在第四沟槽T21的侧面上的倾斜表面S21以及设置在第二沟槽T2的侧面上的倾斜表面S22。倾斜侧面S21的倾斜角度可以不同于倾斜侧面S22的倾斜角度。如附图所示，第一突出结构PRT1和第三突出结构PRT21可以相对于第二沟槽T2彼此对称。另外，第一突出结构PRT1的高度H1与第三突出结构PRT21的高度H21可以相等。图11是根据本公开的第七实施例的半导体器件的截面图。为了简单起见，将主要着重于与图9和图10的实施例的差别来描述本实施例。参照图11，在根据本公开的第七实施例的半导体器件中，突出结构PRT1可以仅设置在第二沟槽T2的一侧。也就是说，突出结构PRT1可位于第一沟槽T1与第二沟槽T2之间的边界处，而不位于第二沟槽T2与第四沟槽T21之间的边界处。图12是根据本公开的第八实施例的半导体器件的截面图。为了简单起见，将主要着重于与图9和图10的实施例的差别来描述本实施例。参照图12，在根据本公开的第八实施例的半导体器件中，突出结构PRT1和PRT21可设置在第二沟槽T2的两侧。然而，突出结构PRT1和PRT21可以相对于第二沟槽T2彼此不对称。换言之，突出结构PRT1和PRT21可以为不同的尺寸。突出结构PRT1的高度H1可以不同于突出结构PRT21的高度H21。图13是根据本公开的第九实施例的半导体器件的截面图。为了简单起见，将主要着重于与图9和图10的实施例的差别来描述本实施例。参照图13，在根据本公开的第九实施例的半导体器件中，栅极315可设置在虚设栅极299与虚设栅极393之间。栅极315可在虚设栅极299和393延伸的方向(例如，第二方向Y)上并排延伸。栅极315可以是由位于另一区域的逻辑电路使用的普通栅极，或者可以是虚设栅极。栅极315可设置在于第二沟槽T2中形成的场绝缘层105上。现在将参照图14至图17以及图1至图4来描述制造根据本公开的第一实施例的半导体器件的方法。图14和图16是示出制造根据本公开第一实施例的半导体器件的方法的各操作的示图。图15和图17是分别沿着图14和图6的线(A-A)截取的截面图。参照图14和图15，多个鳍F1和F31至F38以及多个牺牲鳍DF1至DF6形成在衬底100上。鳍F1和F31至F38以及牺牲鳍DF1至DF6可沿着第一方向X延伸。具体地，在衬底100上形成掩模图案，并且利用掩模图案对衬底100进行部分刻蚀。也就是说，通过在衬底100中形成具有第一深度D1的多个第一沟槽T1来形成鳍F1和F31至F38以及牺牲鳍DF1至DF6。鳍F1、鳍F31和鳍F32设置为其长边彼此面对，鳍F33至鳍F35设置为其长边彼此面对，并且鳍F36至鳍F38设置为其长边彼此面对。牺牲鳍DF1至牺牲鳍DF3设置为其长边彼此面对，并且牺牲鳍DF4至牺牲鳍DF6设置为其长边彼此面对，鳍F1、鳍F31和鳍F32的第一短边可以面对牺牲鳍DF1至DF3的第二短边，并且鳍F1、鳍F31和鳍F32的第二短边可以面对牺牲鳍DF4至DF6的第一短边。如附图所示，牺牲鳍DF4至DF6可以比鳍F1、鳍F31和鳍F32更短。参照图16和图17，通过形成具有大于第一深度D1的第二深度D1+D2的第二沟槽T2，来限定有源区ACT1。第二沟槽T2的形成去除了鳍F1和鳍F31至鳍F38中的一部分(F31至F38)以及所有牺牲鳍DF1至DF6。也就是说，第一沟槽T1和第二沟槽T2彼此部分重叠。因此，突出结构PRT1、PRT2、PRT11和PRT12可形成在第一沟槽T1与第二沟槽T2之间的边界处。突出结构PRT1、PRT2、PRT11和PRT12中的每一个的形状可以根据第一沟槽T1和第二沟槽T2的对齐程度而变化。也就是说，根据对齐程度，突出结构PRT11和PRT12可以彼此对称(见图4和图17)，突出结构PRT11可以仅形成在一侧(见图5)，或者突出结构PRT11和PRT12可形成在两侧但是可以彼此不对称(见图6)。接下来，形成场绝缘层105(例如，见图2)以部分覆盖第一沟槽T1和第二沟槽T2。再次参照图1至图4，金属栅极199以及虚设栅极299和399形成为与鳍F1交叉。具体地，多晶硅栅极形成为与鳍F1交叉，并且层间绝缘薄膜110形成为完全覆盖鳍F1以及多晶硅栅极。然后，执行平面化处理以使多晶硅栅极的上表面暴露。通过去除已暴露的多晶硅栅极来形成沟槽112、212和312。电介质层130、230和330、金属栅极199、虚设栅极299和399等形成在沟槽112中、212和312。依照上述制造根据本公开第一实施例的半导体器件的方法，本公开所属领域的普通技术人员能够全面推断出制造根据本公开第二实施例的半导体器件的方法。图18是根据本公开的第十实施例的半导体器件的截面图。除了虚设栅极299和399分别覆盖突出结构PRT1和突出结构PRT2之外，根据本实施例的半导体器件与根据图2的第一实施例的半导体器件在实质上相同。因此，为了简单起见，将省略相同元件的重复描述。参照图18，虚设栅极299、电介质层230和交界面层135可覆盖突出结构PRT1。另外，虚设栅极399、电介质层330和交界面层135可覆盖突出结构PRT2。因此，虚设栅极299和399、电介质层230和330以及交界面层135可设置在第一沟槽T1中。在本实施例中，突出结构PRT1和突出结构PRT2均被覆盖。然而，本公开不限于此。另外，设置在第一沟槽T1中的交界面层135和设置在第二沟槽T2中的交界面层135可位于同一个平面中，但是本公开不限于此。因此，设置在第二沟槽T2中的交界面层135可以低于或高于突出结构PRT1和突出结构PRT2，并且电介质层230和330以及虚设栅极299和399可设置在交界面层135上。图19是根据本公开的第十一实施例的半导体器件的截面图。除了虚设栅极299覆盖突出结构PRT1之外，根据本实施例的半导体器件与根据图5的第二实施例的半导体器件实质上相同。因此，为了简单起见，将省略相同元件的重复描述。参照图19，虚设栅极299、电介质层230和交界面层135可覆盖突出结构PRT1。图20是根据本公开的第十二实施例的半导体器件的截面图。除了虚设栅极299和399分别覆盖突出结构PRT1和突出结构PRT2之外，根据本实施例的半导体器件与根据图6的第三实施例的半导体器件在实质上相同。因此，为了简单起见，将省略相同元件的重复描述。参照图20，虚设栅极299、电介质层230和交界面层135可覆盖突出结构PRT1。另外，虚设栅极399、电介质层330和交界面层135可覆盖突出结构PRT2。图21是根据本公开的第十三实施例的半导体器件的截面图。除了虚设栅极299和399分别覆盖突出结构PRT1和突出结构PRT2之外，根据本实施例的半导体器件与根据图10的第六实施例的半导体器件实质上相同。因此，为了简单起见，将省略相同元件的重复描述。参照图21，虚设栅极299、电介质层230和交界面层135可覆盖突出结构PRT1。另外，虚设栅极399、电介质层330和交界面层135可覆盖突出结构PRT2。图22是根据本公开的第十四实施例的半导体器件的截面图。除了虚设栅极299覆盖突出结构PRT1之外，根据本实施例的半导体器件与根据图11的第七实施例的半导体器件实质上相同。因此，为了简单起见，将省略相同元件的重复描述。参照图22，虚设栅极299、电介质层230和交界面层135可覆盖突出结构PRT1。图23是根据本公开的第十五实施例的半导体器件的截面图。除了虚设栅极299和399分别覆盖突出结构PRT1和突出结构PRT2之外，根据本实施例的半导体器件与根据图12的第八实施例的半导体器件实质上相同。因此，为了简单起见，将省略相同元件的重复描述。参照图23，虚设栅极299、电介质层230和交界面层135可覆盖突出结构PRT1。另外，虚设栅极399、电介质层330和交界面层135可覆盖突出结构PRT2。图24至图26示出了可使用根据本公开的各实施例的半导体器件制造的各种不同的产品。可使用根据本公开的各实施例的半导体器件制造的产品的示例不限于图24至图26所示的产品。图24是包括有根据本公开的各实施例的半导体器件的存储卡1200的框图。参照图24，可在存储卡1200中采用包括根据本公开的各种不同的实施例制造的半导体器件的存储器1210。存储卡1200可包括存储器控制器1220，其对主机1230与存储器1210之间的数据交换进行控制。静态随机存取存储器(SRAM)1221可用作中央处理单元(CPU)1222的工作存储器。主机接口1223可包括主机1230访问存储卡1200并与存储卡1200交换数据所使用的协议。纠错码(ECC)1224可以检测和纠正从存储器1210读取的数据中包括的错误。存储器接口1225可与存储器1210相接合。CPU1222可执行用于存储器控制器1220的数据交换的总体控制操作。图25是使用根据本公开的各实施例的半导体器件的信息处理系统1300的框图。参照图25，信息处理系统1300可包括存储器系统1310，其包括根据本公开的各种不同的实施例制造的半导体器件。信息处理系统1300可包括电连接至系统总线1360的存储器系统1310、调制解调器1320、CPU1330、随机存取存储器(RAM)1340以及用户接口1350。存储器系统1310可包括存储器1311和存储器控制器1312，并且可具有与图24的存储卡1200实质上相同的配置。由CPU1330处理的数据或者从外部装置接收的数据可存储在存储器系统1310中。信息处理系统1300可应用于存储卡、固态盘(SSD)、摄像头图像传感器和/或各种其他芯片组。例如，存储器系统1310可配置为使用SSD。这种情况下，信息处理系统1300可按照稳定和可靠的方式处理大量数据。图26是包括有根据本公开的实施例的半导体器件的电子装置1400的框图。参照图26，电子装置1400可包括根据本公开的各种不同的实施例制造的半导体器件。电子装置1400可用于无线通信装置(例如个人数据助理(PDA)、笔记本计算机、便携计算机、上网本、无线电话和/或无线数字音乐播放器)中或者用于在无线通信环境中交换数据的各种装置中。电子装置1400可包括控制器1410、输入/输出(I/O)装置1420、存储器1430以及无线接口1440。存储器1430可包括根据本公开的各种不同的实施例制造的半导体器件。控制器1410可包括微处理器、数字信号处理器等。存储器1430可以存储由控制器1410进行处理的命令(或用户数据)。无线接口1440可用于在无线通信网络上交换数据。无线接口1440可包括天线和/或无线收发器。电子装置1400可使用第三代通信系统协议，例如码分多址(CDMA)、全球移动通信系统(GSM)、北美数字蜂窝(NADC)、扩展时分多址(E-TDMA)、宽带CDMA(WCDMA)和/或CDMA-2000。虽然已经参照示例实施例具体示出并描述了本公开，但是本领域普通技术人员应当理解，可在不脱离如所附权利要求所限定的本公开的精神和范围的情况下进行各种不同的形式和细节上的改变。所述示例实施例应当被视为描述性而非限制性的。