ONO堆叠形成方法与流程

本申请是2015年6月19日提交的美国申请号14/745，217的国际申请，其根据美国法典第35章第119条e款要求于2015年3月9日提交的美国临时申请No.62/130，106的优先权和利益，这些申请的全部内容通过引用并入本文。

技术领域

本公开一般涉及半导体设备，更具体地涉及存储器单元及其制造方法，包括嵌入式或一体形成的电荷俘获栅极堆叠，诸如现有的互补金属氧化物半导体(CMOS)铸造逻辑技术中的氧化物-氮化物-氧化物(ONO)堆叠。

背景

对于许多应用，诸如片上系统，期望基于金属氧化物半导体场效应晶体管(MOSFET)和非易失性存储器(NVM)晶体管将逻辑设备和接口电路集成在单个芯片或晶片上。这种集成可严重影响MOS晶体管和NVM晶体管制造工艺。MOS晶体管通常使用标准或基线互补金属氧化物半导体(CMOS)工艺流程制造，涉及导电的、有半导体特性的和电介质的材料的形成和图案化。这些材料的组分以及处理试剂的组分和浓度和在这种CMOS工艺流程中使用的温度被严格控制用于每个操作，以确保所得到的MOS晶体管将正常工作。

非易失性存储设备包括非易失性存储器晶体管，例如基于硅-氧化物-氮化物-氧化物-硅(SONOS)的晶体管，包括其中存储或俘获的电荷改变NVM晶体管的阈值电压以将信息存储为逻辑1或0侧电荷俘获栅极堆叠。电荷俘获栅极堆叠形成涉及夹在使用与基线CMOS工艺流程显著不同的材料和工艺制造的两个电介质或氧化物层之间的氮化物或氮氧化物电荷俘获层的形成，并且其可不利地影响MOS晶体管的制造或受到MOS晶体管的制造的影响。具体地，形成MOS晶体管的栅极氧化物或电介质可通过改变电荷俘获层的厚度或组分而显著降低先前形成的电荷俘获栅极堆叠的性能。另外，这种集成可严重影响基线CMOS工艺流程，并且通常需要大量的掩模组和工艺步骤，其增加了制造设备的成本并且可降低工作设备的产量。

此外，集成制造工艺必须能够控制NVM晶体管的顶部氧化物的厚度以便满足要求，诸如阈值电压V_ts和/或等效氧化物厚度(EOT)要求，同时满足MOS晶体管的栅极氧化物厚度要求，特别是如果那些MOS晶体管是高电压输入/输出(HV I/O)晶体管。

附图简述

本公开在附图的图中通过示例而非限制的方式说明。

图1是示出用于制造包括基于嵌入式SONOS的NVM晶体管和MOS晶体管的存储器单元的方法的实施方案的流程图；

图2A到图2N是说明根据图1的方法制造存储器单元的期间的存储器单元的一部分的横截面视图的表示图；和

图2O是说明包括根据图1和图2A-2N的方法制造的基于嵌入式SONOS的NVM晶体管和MOS晶体管的完成的存储器单元的一部分的横截面视图的表示图。

详细说明

为了提供对本发明的若干实施方案的良好理解，以下描述阐述了许多具体细节，诸如具体系统、组分、方法等的示例。然而，对于本领域技术人员明显的是，至少一些实施方案可在没有这些具体细节的情况下实践。在其他实例中，未详细描述或以简单框图形式呈现众所周知的组分或方法，以便避免不必要地模糊本文所描述的技术。因此，下文阐述的具体细节仅仅是示例性的。特定的实施方式可与这些示例性细节不同，并且仍然被认为在本发明的精神和范围内。

本文参照附图描述了包括嵌入式非易失性存储器(NVM)晶体管和金属氧化物半导体(MOS)晶体管的存储器单元及其制造方法的实施方案。然而，可在没有这些具体细节的一个或更多个的情况下或与其他已知方法、材料和装置的组合的情况下，实践特定的实施方案。在下面的描述中，阐述了许多具体细节，诸如具体材料、尺寸、浓度和工艺参数等，以提供对本发明的透彻理解。在其他实例中，没有特别详细地描述公知的半导体设计和制造技术以避免不必要地模糊本发明。在描述中对“实施方案”、“一个实施方案”、“示例实施方案”、“一些实施方案”和“各种实施方案”的引用意味着结合实施方案描述的特定特征、结构或特性包括在本发明的至少一个实施方案中。此外，在描述中各处出现的短语“实施方案”、“一个实施方案”、“示例实施方案”、“一些实施方案”和“各种实施方案”不一定全部指代相同的实施方案。

描述包括形成详细描述的一部分的附图的参考。附图示出了根据示例性实施方案的图示。这些实施方案，其也可参照本文被称为“示例”，被足够详细地描述以使本领域技术人员能够实践本文所描述的要求保护的主题的实施方案。在不脱离所要求保护的主题的范围和精神的情况下，可组合实施方案，可利用其他实施方案，或可进行结构、逻辑和电气改变。应当理解的是，本文所描述的实施方案不旨在限制主题的范围，而是使本领域技术人员能够实践、制作和/或使用该主题。

本文所用的术语“上”、“下”、“之间”和“在...上”是指一个层相对于其它层的相对位置。因此，例如，沉积或设置在另一层之上或之下的一个层可直接与另一层接触，或可具有一个或更多个中间层。此外，沉积或设置在层之间的一个层可直接与层接触，或可具有一个或更多个中间层。相反，在第二层“上”的第一层与该第二层接触。另外，假设相对于起始晶片沉积、修改和移除膜的操作，提供一个层相对于其它层的相对位置，而不考虑晶片的绝对取向。

NVM晶体管可包括与硅-氧化物-氮化物-硅(SONOS)或浮栅极技术相关的实现的存储器晶体管或设备。现在将参考图1和图2A到2N详细描述用于将NVM晶体管集成或嵌入到标准或基线CMOS工艺流程中以用于制造一个或多个MOS晶体管的方法的实施方案。图1是示出用于制造存储器单元的方法或工艺流程的实施方案的流程图。图2A到2N是说明在根据图1的方法制造存储器单元的期间的存储器单元的一部分的横截面视图的框图。图2O是说明完成的存储器单元的实施方案的一部分的横截面图的表示图。

参考图1和图2A，该工艺以在衬底或晶片204中形成多个隔离结构202(步骤102)为开始。隔离结构202将形成的存储器单元与形成在晶片204的邻接区域(未示出)中的存储器单元隔离。可选地和另外地，可合并隔离结构202以将形成在晶片204的第一区域206中的NVM晶体管与形成在第二区域208中的一个或更多个MOS晶体管隔离。在一个实施方案中，隔离结构202可包括介电材料，诸如氧化物或氮化物，并且可通过任何常规技术形成，包括但不限于浅沟槽隔离(STI)或硅局部氧化(LOCOS)。晶片204可以是包括适于半导体设备制造的任何单晶材料的体晶片，或可包括在晶片上形成的合适材料的顶部外延层。在一个实施方案中，用于晶片204的合适材料包括但不限于硅、锗、硅锗或III-V族化合物半导体材料。

通常地和可选地，如图2B中最佳所示，可在第一区域206和第二区域208两者中的晶片204的表面216上方形成衬垫氧化物209。在一个实施方案中，衬垫氧化物209可以是具有从大约10纳米(nm)到大约20nm的厚度的二氧化硅(SiO₂)，并且可通过热氧化工艺或原位蒸汽生成(ISSG)工艺生长。

参考图1和图2B，然后通过衬垫氧化物209将掺杂剂注入晶片204，以形成其中将形成NVM晶体管和/或MOS晶体管的阱和用于MOS晶体管的沟道(步骤104)。注入的掺杂剂可以是任何类型和浓度，并且可以以任何能量注入，包括形成用于NVM晶体管和/或MOS晶体管的阱或深阱所需的能量，并形成MOS晶体管的沟道。在特定实施方案中，作为示例，如图2B中所示，注入适当离子种类的掺杂剂以在第二区域208中形成深N-阱210，其上或其中将形成高电压(HV)MOS晶体管214，诸如MOS输入/输出(I/O)晶体管。在可选实施方案中，还可形成用于NVM晶体管和/或标准或低电压(LV)MOS晶体管(诸如MOS晶体管212)的阱或深阱。还应当理解的是，通过沉积和图案化掩模层，诸如晶片204的表面216上方的光致抗蚀剂层，并通过以适当的能量将适当的离子种类注入到适当的浓度来形成阱。

在一个实施方案中，用于一个或更多个MOS晶体管214、212的沟道218形成在晶片204的第二区域208中。如阱注入，通过沉积和图案化掩模层(诸如晶片204的表面216上方的光致抗蚀剂层)并通过以适当的能量将适当的离子种类注入到适当的浓度来形成沟道218。例如，BF₂可以以约10至约100千电子伏特(keV)的能量和约1e12cm^-2至约1e14cm^-2的剂量注入以形成N-型MOS(NMOS)晶体管。同样可通过以任何适当剂量和能量的砷或磷离子的注入形成P-型MOS(PMOS)晶体管。应当理解的是，注入可用于使用标准光刻技术同时或在单独时间形成在MOS晶体管214、212中的沟道218，包括图案化的光致抗蚀剂层掩蔽(mask)用于MOS晶体管的沟道之一。

接下来，参照图1和图2C，在衬垫氧化物209上或覆盖衬垫氧化物209形成图案化隧道掩模220，通过在隧道掩模中的窗口或开口注入具有适当能量和浓度的离子(由箭头222表示)以形成用于NVM晶体管226的沟道224，并且在至少第二区域208中隧道掩模和衬垫氧化物被移除(步骤106)。隧道掩模可包括从图案化的氮化物或氮化硅层形成的光致抗蚀剂层或硬掩模。

在一个实施方案中，用于NVM晶体管226的沟道224是以约50至约500千电子伏特(keV)的能量以及约5e11cm^-2至约1e13cm^-2的剂量注入铟(In)的深铟掺杂沟道以形成n-沟道NVM晶体管。在一个实施方案中，注入铟以形成NVM晶体管226的沟道224将NVM晶体管的阈值电压(V_T)均匀性从V_T的Δ从约150毫伏(mV)提高到约70至80mV。任选地或另外地，在通道224处以约20keV的能量和约5e11cm^-2至约1e13cm^-2的剂量用砷注入浅掺杂沟道。可选地，可以注入BF₂以形成n-沟道NVM晶体管，或注入砷或磷以形成p-沟道NVM晶体管。在一个可选实施方案中，用于NVM晶体管226的沟道还可与MOS晶体管214、212的沟道218的同时形成。

光致抗蚀剂隧道掩模220可使用氧等离子体灰化或剥离。可使用湿法或干法蚀刻工艺去除硬掩模。例如，在使用含有表面活性剂的10:1缓冲氧化物蚀刻(BOE)的湿法清洗工艺中去除衬垫氧化物209。可选地，可使用20:1的BOE湿蚀刻、50:1的氢氟(HF)湿法蚀刻、焊盘蚀刻或任何其它类似的基于氢氟的湿法蚀刻化学来执行湿清洗工艺。

参考图1和图2D-2F，清洗清洗晶片204的表面209是被清洗的或预清洁的形成的或沉积的多个电介质层(诸如氧化物-氮化物-氧化物或ONO层或氧化物-氮化物-氧化物-氮化物-氧化物或ONONO层)、在电介质层上形成的或覆盖电介质层的掩模以及被蚀刻以在第一区域206中形成电介质栅极堆叠236的电介质层(步骤108)。预清洁可以是湿法或干法工艺，并且在该实施方案中是使用HF或标准清洗(SC1)和(SC2)的湿法工艺，并且对晶片204的材料具有高度选择性。在一个实施方案中，SC1通常使用1:1:5的氢氧化铵(NH₄OH)、过氧化氢(H₂O₂)和水(H₂O)的溶液在30℃至80℃进行约10分钟来执行的。在另一个实施方案中，SC2是在约30℃至80℃下在1:1:10的HCl、H₂O₂和H₂O的溶液中的短浸泡。

参考图2D，电介质或ONO或ONONO沉积开始于在晶片204的第一区域206中的NVM晶体管226的至少沟道224上方的隧道电介质228的形成，并且可扩散到MOS晶体管所在的晶片204的第二区域208上方。隧道电介质228可以是任何材料并且具有适合于允许电荷载流子在施加的栅极偏压下隧穿到上覆电荷俘获层中的任何厚度，同时当NVM晶体管未偏置时保持针对泄漏的适当势垒。在某些实施方案中，隧道电介质228是二氧化硅、氮氧化硅或其组合，并且可通过使用ISSG或自由基氧化的热氧化工艺来生长。

在一个实施方案中，二氧化硅隧道电介质228可以在热氧化工艺中热生长。例如，可在含氧气体或气氛中，诸如氧(O₂)气体，在750℃-800℃下使用干氧化来生长二氧化硅的层。热氧化工艺进行持续时间大约在50至150分钟的范围内，以通过氧化和消耗晶片的暴露表面，来影响具有厚度从约1.0纳米(nm)至约3.0nm的隧道电介质228的生长。

在另一个实施方案中，二氧化硅隧道电介质228可在自由基氧化工艺中生长，所述工艺包括使氢(H₂)气和氧(O₂)气彼此以大约1:1的比率流入处理室而没有点火事件，诸如形成等离子体，否则其通常将用于热解H₂和O₂以形成蒸汽。相反，允许H₂和O₂在大约在约900℃至约1100℃的温度范围内在约0.5Torr至约10Torr的压力范围内反应以在晶片的表面处形成自由基，诸如，OH自由基、HO₂自由基或O双自由基。自由基氧化工艺进行大约1至大约10分钟的近似范围的近似持续时间，以通过氧化和消耗晶片的暴露表面，来影响具有从大约1.0纳米(nm)至大约4.0nm的厚度的隧道电介质228的生长。应理解，为了清楚起见，在图2D中和在随后的附图中，隧道电介质228的厚度相对于衬垫氧化物209被放大，其中被放大大约为7倍厚。在一个实施方案中，在自由基氧化工艺中生长的隧道电介质228可比由湿法氧化技术形成的隧道电介质更密集并且基本上由更少的氢原子/cm³构成，甚至在减小的厚度。在某些实施方案中，自由基氧化工艺在能够处理多个晶片的分批处理室或炉中进行，以提供高质量隧道电介质228，而不影响制造设施可能需要的吞吐量(晶片/小时)要求。

在另一个实施方案中，隧道电介质层228通过化学气相沉积(CVD)或原子层沉积来沉积，并且包括电介质层，所述电介质层可包括但不限于二氧化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、氮氧化铪、氧化铪锆和氧化镧。在另一个实施方案中，隧道电介质228可以是双层电介质区域，包括材料的底层(诸如但不限于二氧化硅或氮氧化硅)以及材料的顶层(其可包括但不限于氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、氮氧化铪、氧化铪锆和氧化镧)。

再次参考图2D，在隧道电介质228上或覆盖隧道电介质228形成电荷俘获层。通常，如在所示的实施方案中，电荷俘获层是多层电荷俘获层230，其包括多个层，至少包括更靠近隧道电介质228的下部的或第一电荷俘获层230a和相对于第一电荷俘获层是贫氧的上部的或第二电荷俘获层230b，并且包括分布在多层电荷俘获层中的大部分电荷陷阱。

多层电荷俘获层230的第一电荷俘获层230a可包括氮化硅(Si₃N₄)，富硅氮化硅或氮氧化硅(SiO_xN_y(HO))层。例如，第一电荷俘获层230a可包括通过使用适于提供富硅和富氧氮氧化物层的比例和流速的二氯硅烷(DCS)/氨(NH₃)和一氧化二氮(N₂O)/NH₃气体混合物的CVD工艺形成的厚度在约2.0nm和约6.0nm之间的氮氧化硅层。

然后，直接或间接地在第一电荷俘获层230a上方形成多层电荷俘获层230的第二电荷俘获层230b。在一个实施方案中，第二电荷俘获层230b可包括具有与第一电荷俘获层230a不同的氧、氮和/或硅的化学计量组分的氮化硅和氮氧化硅层。第二电荷俘获层230b可包括具有厚度在约2.0nm和约8.0nm之间的氮氧化硅层，并且可通过使用包括适合提供富硅、贫氧顶部氮化物层的比率和流速的DCS/NH₃和N₂O/NH₃气体混合物的工艺气体的CVD工艺来形成或被沉积。在一个可选的实施方案中，第一和第二电荷俘获层230a&b的氧、氮和/或硅的化学计量组分可彼此相同或近似。

在另一个实施方案中，可在第一电荷俘获层和第二电荷俘获层230a和230b之间存在形成的电介质和/或氧化物层(未示出)，使得多层电荷俘获层230成为NON堆叠。在一些实施方案中，多层电荷俘获层230是分离电荷俘获层，还包括将第一(下)和第二(上)电荷俘获层230a和230b分开的薄的中间氧化物层(未示出)。中间氧化物层实质上减少在从隧穿至第一电荷俘获层230a的编程期间累积在第二电荷俘获层230b的边界处的电子电荷的概率，导致比常规存储器设备更低的漏电流。在一个实施方案中，通过使用热氧化或自由基氧化，氧化至选定深度来形成中间氧化物层。自由基氧化可在例如在1000-1100℃的温度下使用单晶片工具或者在800-900℃下使用批反应器工具而被执行。可使用单个晶片工具以约1：1的比例和10-15托将H₂和O₂气体的混合物引入到处理室中，或者对于批处理使用300-500托的压力，使用单个晶片工具1-2分钟的时间，或使用批处理30分钟至1小时。在一些实施方案中，自由基氧化工艺没有点燃事件，诸如形成等离子体，否则其通常将用于热解H₂和O₂以形成蒸汽。相反，允许H₂和O₂在第一电荷俘获层230a的表面处反应以形成自由基，诸如OH自由基、HO₂自由基或O自由基，以形成中间氧化物层。

如本文所用，术语“富氧”和“富硅”是相对于化学计量的氮化硅或“氮化物”，在本领域中通常使用具有(Si₃N₄)的组分并且具有约2.0的折射率(RI)。因此，“富氧”氮氧化硅需要从化学计量的氮化硅向较高重量％的硅和氧移动(即,氮的还原)。因此，富氧氮氧化硅膜更像二氧化硅，并且RI向纯二氧化硅的1.45RI减小。类似地，本文描述为“富硅”的膜，需要从化学计量的氮化硅向与“富氧”膜相比具有更少氧的更高重量％的硅转移。因此，富硅的氮氧化硅膜更像硅，并且RI向纯硅的3.5RI增加。

再次参考图2D，电介质层的数量还包括形成在电荷俘获层230上或覆盖电荷俘获层230的覆盖层232。在一个实施方案中，覆盖层232包括氮化硅，其全部或部分随后被氧化以形成覆盖电荷俘获层230的阻挡氧化物。在几个实施方案中，覆盖层232可以是具有均匀组分的单层氮化物(未示出)、具有化学计量组分梯度的单层氮化物、或者如所示实施方案中所示的，可以是多层覆盖层，其至少包括覆盖第二电荷俘获层230b的下或第一覆盖层232a和覆盖第一覆盖层232a的上或第二覆盖层232b。

在一个实施方案中，第一覆盖层232a可包括通过使用N₂O/NH₃和DCS/NH₃气体混合物的CVD工艺形成的厚度在2.0nm和4.0nm之间的氮化硅、富硅氮化硅或富硅氮氧化硅层。类似地，第二覆盖层232b还可包括通过使用N₂O/NH₃和DCS/NH₃气体混合物的CVD工艺形成的厚度在2.0nm和4.0nm之间的氮化硅、富硅氮化硅或富硅氮氧化硅层。可选地，第一覆盖层232a和第二覆盖层232b可包括不同的化学计量比。例如，第二覆盖层232b可包括相对于第一覆盖层232a的硅或富氧组合物，以便于在氧化第一覆盖层232a之前在干法或湿法清洗工艺中去除第二覆盖层。可选地，第一覆盖层232a可包括相对于第二覆盖层232b的硅或富氧组分，以便于第一覆盖层232a的氧化。

参考图2E，在第二覆盖层232b上或覆盖第二覆盖层232b形成牺牲氧化物层234。在一个实施方案中，牺牲氧化物层234可通过化学气相沉积工艺在低压化学气相沉积(LPCVD)室中形成或沉积。例如，牺牲氧化物层234可通过使用包括硅烷或二氯硅烷(DCS)的气体混合物和含氧气体(诸如O₂或N₂O)的CVD工艺以适于提供二氧化硅(SiO₂)牺牲氧化物层的比例和流速进行沉积。在另一实施方案中，牺牲氧化物层234可包括通过热氧化工艺、原位蒸汽生成(ISSG)或自由基氧化来生长的二氧化硅层，并且二氧化硅层具有大约在2.0nm和4.0nm之间的厚度。

参考图2F，在牺牲氧化物层234上或覆盖牺牲氧化物层234形成图案化掩模层(未示出)。随后，蚀刻或图案化牺牲氧化物层234、覆盖层232a&b和电荷俘获层230a&b，以形成覆盖NVM晶体管226的沟道224的栅极堆叠236，以及牺牲氧化物层234、覆盖层232a&b以及电荷俘获层230a&230b从晶片204的第二区域208去除。在一个实施方案中，图案化掩模层(未示出)可包括使用标准光刻技术图案化的光致抗蚀剂层，并且可使用包括一个或更多个分离步骤的干法蚀刻工艺蚀刻或移除牺牲氧化物层234、覆盖层232和电荷俘获层230，在隧道介电层228处或在晶片204的表面216附近停止。

参考图1，执行栅极氧化物或GOX预清洁，形成用于MOS晶体管214、212的栅极氧化物，并且沉积和图案化栅极层以形成用于NVM晶体管226和MOS晶体管的栅极(步骤110)。参考图2G，在GOX预清洁工艺期间，栅极堆叠236的牺牲氧化物层234和覆盖层232的一部分或基本上是多层覆盖层232中的全部最顶层，诸如第二覆盖层232b，在高选择性清洗工艺中从栅极堆叠236移除。在某些实施方案中，高选择性清洗工艺甚至可去除第一覆盖层232a的一部分。在一个实施方案中，这种清洗工艺可同时或同步进一步去除保留在栅极堆叠236外部的第一区域206中和第二区域208中的任何残余氧化物，诸如氧化物隧道电介质228和衬垫氧化物209，以制备在该区域中用于栅极氧化物生长的晶片204。在一个实施方案中，调节覆盖层232的厚度以允许第二覆盖层232b的一部分或基本上全部，甚至可以是第一覆盖层232a的一部分，被GOX预清洁消耗。在一个实施方案中，以使用含有表面活性剂的10:1缓冲氧化物蚀刻(BOE)的湿法清洗工艺去除牺牲氧化物层234和第二覆盖层232b。可选地，可使用20:1的BOE湿蚀刻、50:1的氢氟(HF)湿法蚀刻、焊盘蚀刻或任何其它类似的基于氢氟的湿法蚀刻化学来执行湿清洗工艺。

GOX预清洁的这个实施方案的优点在于，它在预清洁步骤(步骤110)或随后的氧化步骤(步骤112)中基本上不影响基线CMOS工艺，而是使用它来集成NVM晶体管制造。

参考图2H和图2I，在一个实施方案中，连续执行两步骤氧化工艺以氧化覆盖层232的至少剩余部分或多层覆盖层的第一盖层232a，或第二电荷俘获层230b的一部分以形成覆盖第二电荷俘获层230b的阻挡氧化物层238。在一个实施方案中，两步骤氧化工艺适于氧化第一覆盖层232a以形成阻挡氧化物层238，同时或同步氧化第二区域208中的晶片204的表面216的至少一部分以形成覆盖至少一个MOS晶体管的至少沟道218的栅极氧化物240。因此，一般来说，必须能够配置两步骤氧化工艺以便将NVM晶体管226的顶部氧化物层和MOS晶体管212、214的栅极氧化物生长到它们各自期望的操作厚度。在一个实施方案中，栅极氧化厚度使得NVM晶体管226的最终顶部氧化物约为厚，以便满足ONO堆叠的可靠性的要求。然而，在一些其它实施方案中，MOS晶体管可以是I/O晶体管，其中其I/O栅极氧化物需要更厚以支持更高的I/O电压。例如，在一个在实施方案中，区域208中的MOS晶体管之一是高电压I/O晶体管，并且因此需要厚栅极氧化物(在到之间)。在这样的工艺流程中，虽然I/O栅极氧化物可实现其所需的厚度，但是由于它们在MOS晶体管的栅极氧化物的氧化期间经受相同的环境，所以NVM晶体管226的顶部氧化物也可生长到太厚。结果，NVM晶体管226可不满足有效氧化物厚度(EOT)和编程/擦除V_ts的要求。可选地，沉积的顶部氧化物可被保护并且是最终NVM堆叠中的顶部氧化物，然而NVM堆叠的可靠性可受劣质质量的顶部氧化物的负面影响。

因此，在一个实施方案中，提出了一种新的两步骤氧化工艺以在保持生长的氧化物层的质量的同时，确保NVM晶体管226的期望的顶部氧化物238和MOS晶体管的栅极氧化物240的厚度。在一个实施方案中，第一步骤是快速热干氧化(RTO)，并且第二步骤是快速和自由基湿法氧化，诸如原位蒸汽生成(ISSG)。参考图2H，氧化工艺从在具有或不具有点火事件(诸如等离子体)的批量或单个晶片处理室中执行的干法RTO开始。例如，在一个实施方案中，设备经受包括使氧气(O₂)气体流入处理室中的快速热氧化工艺。允许O₂气体在大约1000-1100℃范围内的温度下在大约0.5-5Torr范围内的压力下反应，以形成第一栅极氧化物240a的底层。在一个实施方案中，通过氧化硅晶片204在覆盖至少一个MOS晶体管的至少沟道218的第二区域208中以及在栅极堆叠236外部的第一区域206中，在晶片204的表面216的至少一部分上生长第一栅极氧化物240a的底层。然而，在一个实施方案中，干RTO工艺对作为氮化物或氮氧化物的ONO栅极堆叠236的第一覆盖层232a几乎没有影响，并且实际上没有氧化物生长在栅极堆叠236上。在一个可选实施方案中，干法RTO工艺可用作为非自由基氧化工艺的快速分子氧化(干法或湿法)代替。在覆盖至少一个MOS晶体管的至少沟道218的第二区域208中的晶片204的表面216的至少一部分上，由于在工艺期间没有形成自由基，当形成第一栅极氧化物240a的底层时，作为氮化物或氮氧化物的第一覆盖层232a将实际上没有生长在栅极堆叠236上的氧化物。在一个实施方案中，在干法RTO氧化工艺或其替代氧化工艺之一之后，第一栅极氧化物240a的底层可具有从大约至大约和更大的厚度。

在生长第一栅极氧化物底层240a的期望厚度之后，氧化工艺可立即进行到第二湿法快速和自由基氧化工艺(诸如原位蒸汽生成(ISSG))的分离步骤。参考图2I，例如，湿法快速和自由基氧化可在具有或不具有点火事件(诸如等离子体)的批量或单个晶片处理室中执行。例如，在一个实施方案中，阻挡氧化物层238和第一栅极氧化物240b的顶层可在湿法自由基氧化工艺中生长，所述湿法自由基氧化工艺涉及使氢气(H₂)和氧气(O₂)彼此以大约1:1的比率流入处理室而没有点火事件(诸如等离子体的形成)，否则其通常将用于热解H₂和O₂以形成蒸汽。相反，允许H₂和O₂在大约1000-1100℃范围的温度下在大约0.5-10Torr范围的压力下反应以形成自由基，诸如在覆盖层232的表面处或第一覆盖层232a的OH自由基、HO₂自由基或O双自由基。对于使用ISSG工艺的单个晶片，氧化工艺大约在l-5分钟的范围内持续进行，或者对于批量炉工艺进行30-120分钟以通过氧化和消耗第一覆盖层232a来影响阻挡氧化物层238的生长，并且可以是第二电荷俘获层230b的一部分。在相同周期期间，在覆盖至少一个MOS晶体管的至少沟道218的第二区域208中的第一栅极氧化物底层240a上生长第一栅极氧化物240b的顶层。在一个实施方案中，在第二湿法自由基氧化工艺之后，诸如ISSG之后，阻挡氧化物层238可具有约至约的厚度。同时，生长第一栅极氧化物顶层240b以完成栅极氧化层240的形成到约至约的厚度。在可选的实施方案中，第二步湿法快速和自由基氧化可用诸如化学气相沉积(CVD)的工艺取代，或用具有或不具有诸如等离子体的点火事件的批量或单个晶片处理室中执行的其它自由基氧化工艺取代，只要氧化物将同时生长或沉积在NVM晶体管的栅极堆叠236和MOS晶体管的第一栅极氧化物底层240a上。在一个实施方案中，在如前所述的两步骤氧化工艺之后，NVM晶体管的顶部氧化物238和MOS晶体管的至少一个的栅极氧化物240之间的厚度比在大约1：2.33(105nm/45nm)至1:6.67(200/30nm)。

在一个实施方案中，通过控制第一步骤干法RTO工艺和第二步骤湿法ISSG工艺中的参数，诸如持续时间、温度，压力、反应物等，实现第一区域206中的NVM晶体管的阻挡氧化物层238的目标厚度和第二区域208中的至少一个MOS晶体管的栅极氧化层240。下表说明了所提出的两步骤氧化工艺的实施的示例：

在该示例中，在硅上生长约的氧化物的干法RTO工艺(第一氧化步骤)可在晶片204的第二区域208中生长约的氧化物，且对为氮化物或氮氧化物的第一覆盖层232a具有非常小的影响。湿ISSG工艺(第二氧化步骤)，其通常在硅上生长的氧化物，在晶片204上的第二区域208中建立栅极氧化物240的厚度，直到约其在一个实施方案中可以是HVI/O栅极氧化物的靶。ONNO或ONONO栅极堆叠236的顶部氧化物仅在湿法ISSG工艺期间生长。对于硅上的氧化，大约的氧化物是通过消耗栅极堆叠236的第一覆盖层232a中的氮化物来生长的和可能是栅极堆叠236的第二电荷俘获层230b。在一个实施方案中，对于SONOS的顶部氧化物的约的目标厚度可能是满足EOT和V_ts要求所期望的。在其它实施方案中，可调整快速干法热氧化和自由基湿法氧化的参数以在一个单一工艺中获得用于NVM晶体管和MOS晶体管的期望的顶部氧化物厚度。此外，对两种氧化使用的快速热工艺使STI间隙填充电介质(诸如隔离结构202和ONO堆叠中的电介质)之间的相互作用最小化。其最小化间隙填充电介质中的水分防止流出并影响可能影响SONOS设备的V_ts的ONO厚度。

在一个实施方案中，在单晶片工具中进行两个栅极氧化步骤。干法热氧化和湿法自由基氧化工艺可在两种不同的工具中任一进行，诸如用于干法RTO工艺的快速热退火(RTA)单晶片工具和随后用于ISSG工艺的ISSG单晶片工具。可选地，干法和湿法RTO可在一个ISSG工具中进行。在该特定实施方案中，最初通过将晶片温度升高到1000-1100℃范围并且仅流动O₂所需的时间量以完成干法RTO工艺来执行氧化。随后，引入H₂以便开始ISSG氧化。两个氧化步骤的操作温度优选保持在相同的值。

一个可选实施方案中，可颠倒干法RTO和湿法ISSG氧化步骤的顺序。首先在具有或不具有诸如等离子体的点火事件的批量或单个晶片处理室中对设备进行湿法ISSG氧化，其中顶部氧化物238'可在覆盖至少一个MOS晶体管的至少沟道218的第二区域208中的NVM晶体管的栅极堆叠236和第一栅极氧化物底层240a'上生长。当达到NVM晶体管236的顶部氧化物238'的期望厚度时，可终止湿法ISSG氧化。随后，干法RTO步骤可开始继续在第一栅极氧化物底层240a'上生长第一栅极氧化物顶层240b'，直到获得期望的栅极氧化物240的组合厚度。干法RTO步骤对在湿法ISSG氧化期间生长的NVM晶体管236的顶部氧化物238'的厚度具有非常小的影响或没有影响。

在另一可选的实施方案中，两个氧化步骤都在ISSG工艺中进行，因此两个氧化步骤将氧化NVM晶体管的栅极堆叠236的第一覆盖层232a。在该实施方案中，在第一ISSG氧化步骤之后，施加光掩模使得通过使用光致抗蚀剂仅暴露NVM晶体管区域的栅极堆叠236。使用该光掩模，进行HF蚀刻以仅去除在NVM晶体管中的第一覆盖层232a中生长的氧化物和消耗一部分氮化物。在边缘工艺之后，去除光致抗蚀剂并且晶片经受第二湿法ISSG工艺以形成MOS晶体管的栅极氧化物240的其余部分，并且还通过消耗第一覆盖层232a的剩余部分形成NVM晶体管的顶部氧化物238，直到达到期望的厚度。在该特定实施方案中，可能需要额外的光掩模。

在一些实施方案中，如上面简要说明的，干法自由基RTO步骤和/或湿法自由基ISSG氧化步骤可在批量炉中进行。在这些实施方案中，工艺流程相同，但在每次氧化中，一批晶片(100-125个晶片)同时经受氧化。该实施方案假设用于自由基氧化的能够批量式工具是可用的。为了该方案成功，间隙填充电介质，诸如在隔离结构202和ONO堆叠中的电介质，需要具有零或最小水分含量的高质量。

在一个实施方案中，包括在第一氧化步骤期间生长的第一栅极氧化物底层240a的层和在第二氧化步骤期间的第一栅极氧化物顶层240b的生长栅极氧化物240，可显示或不显示不同的化学计量比和/或栅极氧化物层240a和240b之间的结构。

在一些实施方案中，诸如图2J至2N中所示，方法还包括双栅极氧化物工艺流程以使得能够制造LV MOS晶体管212和HV MOS晶体管214两者。参考图2J，在晶片204的第一区域206和第二区域208上形成图案化掩模层242。图案化掩模层242可以是使用标准光刻技术图案化的光致抗蚀剂层，并且包括在第二区域208中的沟道218上方的至少一个开口244。在与上述关于去除牺牲氧化物层234类似的条件下，通过使用BOE蚀刻，在暴露区域中蚀刻厚的第一栅极氧化物240，然后去除图案化掩模层242。

参考图2K，使用不蚀刻氧化物的湿法蚀刻来清洗晶片204，以便保护HV MOS晶体管212的第一栅极氧化物240和栅极堆叠236的阻挡氧化物层238。然后晶片204经受热氧化工艺以生长具有适当厚度(诸如从约1nm至约3nm)的薄的第二栅极氧化物246。在一些实施方案中，第二栅极氧化物246可覆盖有沉积层(未示出)，诸如氮氧化硅、氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、氮氧化铪、铪锆氧化物和镧氧化物。

参考图2L，在栅极堆叠236、HV MOS晶体管214的第一栅极氧化物240和MOS晶体管212的第二栅极氧化物246上形成适于适应NVM晶体管226的偏置和MOS晶体管214、212的操作的任何导电或半导体特性的材料的栅极层248。在一个实施方案中，栅极层248通过物理气相沉积形成，并且包括含金属的材料，所述含金属的材料可包括但不限于金属氮化物、金属碳化物、金属硅化物、铪、锆、钛、钽、铝、钌、钯、铂、钴和镍。在另一个实施方案中，栅极层通过CVD工艺形成，并且包括单个掺杂多晶硅层，然后可将其图案化以形成NVM晶体管226和MOS晶体管214、212的控制栅极。

参考图2M，使用掩模层(未示出)和标准光刻技术将栅极层248图案化，以在阻挡氧化物层238、第一栅极氧化物240和第二栅极氧化物246的表面上停止，从而形成用于NVM晶体管226的栅极堆叠236的栅极250、HV MOS晶体管214的栅极252和MOS晶体管212的栅极254。

参考图1和图2N，沉积和蚀刻第一间隔层以形成与MOS晶体管212、214和NVM晶体管226的栅极252、254相邻的第一侧壁间隔物256，并且邻近一个或更多个MOS晶体管212、214的侧壁间隔物256植入一个或更多个轻掺杂漏极延伸区(LDD 258)并且在一个或更多个MOS晶体管212、214的侧壁间隔物256下方延伸(步骤112)。

接下来，在晶片204上方形成SONOS LDD掩模，并且邻近NVM晶体管226注入轻掺杂漏极延伸(LDD 260)。最后，沉积和蚀刻第二间隔层以形成与NVM晶体管226的栅极堆叠236相邻的第二侧壁间隔物262(步骤114)。

在一个或更多个可选实施方案中，如在图1到2N中所示和描述的制造步骤可被调适或修改以制造基于浮动栅极的NVM晶体管，而不是或附加到在集成基线CMOS工艺中的基于SONOS的NVM晶体管226。

参考图1和2O，随着NVM晶体管226、HV MOS晶体管214和LV MOS晶体管212基本完成，执行源极和漏极注入以形成用于所有晶体管的源极和漏极区264，并执行硅化物工艺(步骤116)。如图所示，可在暴露的栅极250、252和254以及暴露的源极和漏极区域264上形成硅化物区域266。硅化物工艺可以是本领域中通常使用的任何工艺，通常包括预清洁蚀刻、钴或镍金属沉积、退火和湿条。

参考图1和图2O，可选地，制造包括嵌入式或一体形成的基于SONOS的NVM晶体管和MOS晶体管的存储器单元的方法还包括在NVM晶体管226的栅极堆叠236上方形成应力诱导层或结构268(诸如应力诱导氮化物层)以增加数据保持和/或改善编程时间和效率的步骤(步骤118)。具体地，将应力诱导到NVM晶体管226的电荷俘获层230中改变在其中形成的电荷陷阱的能级，从而增加电荷俘获层的电荷保留。另外，在其中形成NVM晶体管226的沟道224的晶片的区域附近的并且优选地围绕所述晶片的区域的在晶片204的表面216中或其上形成应力诱导结构268将减小带隙，并且取决于应变类型，增加载流子迁移率。例如，拉伸应变，其中晶片204的晶格中的原子间距被拉伸，增加了电子的迁移率，使得N型晶体管更快。压缩应变，在其中缩短这些距离，通过增加孔穴的迁移率，在P型晶体管中产生类似的影响。这些应变诱发因子的两者，即减少的带隙和增加的载流子迁移率，将导致NVM晶体管226的更快和更有效的编程。

应变引发结构268可包括使用高深宽比工艺(HARP ^TM)氧化工艺形成的预金属电介质(PMD)层、使用等离子体增强化学气相沉积(PECVD)形成的压缩或拉伸氮化物层或双-叔丁基氨基硅烷(BTBAS)氮化物层。

在某些实施方案中，诸如图2O所示的实施方案,也可在一个或更多个MOS晶体管上方形成应力诱导结构268以诱发在MOS晶体管的沟道中的应变。

最后，继续标准或基线CMOS工艺流程以基本上完成前端设备制造(步骤120)，产生图2O中所示的结构。图2O是说明包括根据图1和图2A-2N的方法制造的基于嵌入式SONOS的NVM晶体管和MOS晶体管的完成的存储器单元的一部分的横截面视图的框图。

因此，已经描述了包括嵌入式或整体形成的基于SONOS的NVM晶体管和MOS晶体管的存储器单元的实施方案及其制造方法。虽然已经参考具体示例性实施方案描述了本公开，明显的是，在不脱离本公开的更宽的精神和范围的情况下可对这些实施方案进行各种修改和改变。因此，说明书和附图被认为是说明性的而不是限制性的。

提供符合37C.F.R.§1.72(b)的本公开的摘要，要求摘要允许读者快速确定本技术公开的一个或更多个实施方案的性质。提交时应理解的是，其不用于解释或限制权利要求的范围或含义。另外，在前面的详细描述中，可以看出，出于简化本公开的目的，各种特征被组合在单个实施方案中。本公开的这种方法不应被解释为反映所要求保护的实施方案需要比每个权利要求中明确记载的更多的特征的意图。相反，如以下权利要求所反映的，发明主题在于少于单个公开的实施方案的所有特征。因此，以下权利要求由此并入具体描述中，每个权利要求自身作为单独的实施方案。

在描述中对一个实施方案或实施方案的引用意味着结合该实施方案描述的特定特征、结构或特性包括在电路或方法的至少一个实施方案中。在说明书中各个地方出现的短语一个实施方案不一定都指代相同的实施方案。

在前述说明书中，已经参照本发明的具体示例性实施方案描述了本发明。然而，明显的是，在不脱离如所附权利要求中阐述的本发明的更广泛的精神和范围的情况下，可对其进行各种修改和改变。说明书和附图因此被认为是说明性的意义而不是限制性的意义。