碳化硅半导体装置及碳化硅半导体装置的制造方法与流程

本发明涉及一种碳化硅半导体装置及碳化硅半导体装置的制造方法。

背景技术：

与硅半导体相比，碳化硅(SiC)、氮化镓(GaN)和金刚石等宽带隙半导体(带隙比硅(silicon：Si)半导体宽的半导体)具有绝缘击穿电场强度高、热导率高等优良特点，因此特别期待在功率器件方面的应用。尤其是其中的碳化硅半导体，与硅半导体相比，碳化硅半导体能够减小与绝缘击穿电场强度成反比的导通电阻，因此，近年来作为最适于低损耗的功率器件的半导体备受瞩目。此外，碳化硅半导体与硅半导体相同，可以在碳化硅半导体基板(使用碳化硅半导体的半导体基板)上通过热氧化形成氧化膜(SiO₂膜)。

因此，将通过热氧化形成的氧化膜作为栅极绝缘膜使用，正在研发导通电阻小且切换速度较快的SiC-功率MOSFET(MetaI Oxide Semiconductor Field Effect Transistor：绝缘栅场效应晶体管)。然而，在通过热氧化在碳化硅半导体衬底(半导体芯片)的表面形成栅极绝缘膜时，在栅极绝缘膜与碳化硅半导体部的接合界面(以下，称为SiO₂/SiC界面)附近形成很多缺陷(界面态)，界面态密度(Dit：Interface State Density)变高。因此，存在沟道迁移率下降、导通电阻变大、导通损耗变大的问题。

作为解决该问题的办法，提出了在含有氧化亚氮(N₂O)和/或一氧化氮(NO)的环境中通过热氧化在碳化硅半导体基板上形成氧化膜，从而降低SiO₂/SiC界面的界面态密度的方法。在含有氧化亚氮和一氧化氮的环境中通过热氧化形成栅极绝缘膜即氧化膜，从而可以使SiO₂/SiC界面的界面态密度为2×10¹²cm^-2eV^-1以下，实现较高的沟道迁移率。为此，在SiC-MOSFET中，可以形成以优质的氧化膜为栅极绝缘膜的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅极)结构。

以平面栅极结构的SiC-纵向型MOSFET为例对使用了碳化硅半导体的半导体装置(以下，称为碳化硅半导体装置)的现有结构进行说明。图8、12是表示现有碳化硅半导体装置的结构的截面图。在图8、12所示的现有碳化硅半导体装置中，在n⁺型漏区即n⁺型碳化硅基板101的正面上依次堆积有成为n^-型漂移层102的n^-型碳化硅外延层和成为p^-型阱层104的p^-型外延半导体层。以下，将在n⁺型碳化硅基板101上依次层叠n^-型漂移层102和p^-型阱层104而成的层叠体作为碳化硅半导体衬底。

在碳化硅半导体衬底的正面侧设置有由p型半导体区103、p^-型阱层104、p⁺接触区105、n⁺型源区106、栅极绝缘膜108和栅极109组成的MOS栅极结构。p型半导体区103和p^-型阱层104作为基区发挥作用。以覆盖栅极109的方式设置层间绝缘膜110。对于正面硅化物层112，在深度方向上贯穿层间绝缘膜110的接触孔中形成与碳化硅半导体部的欧姆接触(电性接触部)。

正面硅化物层112例如是硅化镍(NiSi)层。在层间绝缘膜110和正面硅化物层112上设置有源极114。源极114经由正面硅化物层112与p⁺型接触区105和n⁺型源区106电连接，并且通过层间绝缘膜110与栅极109电性绝缘。如图8所示，在层间绝缘膜110与源极114之间可以设置有氮化钛(TiN)膜111。氮化钛膜111通过层间绝缘膜110与栅极109电性绝缘。

在碳化硅半导体衬底的整个背面(n⁺型碳化硅基板101一侧的面，即n⁺型碳化硅基板101的背面)设置有背面硅化物层113(在图12中未图示)，在背面硅化物层113上设置有漏极即背面电极115。符号107表示在n^-型漂移层102中设置在栅极109正下方(隔着栅极绝缘膜108与栅极109相对的部分)的被夹在p^-型阱层104之间的部分的n^-型JFET(Junction Field Effect Transistor：结型场效应晶体管)区。图12的符号116表示钝化保护膜。

接下来，参照图8对现有碳化硅半导体装置的制造方法进行说明。首先，通过外延生长，以10μm的厚度在成为n⁺型漏区的n⁺型碳化硅基板101的正面堆积(形成)掺杂了5×10¹⁵/cm³～1×10¹⁶/cm³的氮(N)的n^-型漂移层102。然后，通过p型杂质的离子注入，在n^-型漂移层102的表面层选择性地形成p型半导体区103。接着，通过外延生长，以0.5μm的厚度在n^-型漂移层102上堆积掺杂了5×10¹⁵/cm³的铝(AL)的p^-型阱层104，使其覆盖p型半导体区103。

接着，通过氮的离子注入，在p^-型阱层104的内部选择性地形成在深度方向上贯穿p^-型阱层104而达到n^-型漂移层102的JFET区107。接着，通过磷(P)的离子注入，以与JFET区107分离的方式在p^-型阱层104的内部选择性地形成n⁺型源区106。此外，通过铝的离子注入，在p^-型阱层104的内部，选择性地形成与n⁺型源区106接触的p⁺型接触区105。然后，在氩(Ar)环境中，在1600℃的温度下进行激活退火(热处理)。

然后，在氧化亚氮环境中，通过热氧化，在p^-型阱层104的被夹在n⁺型源区106与JFET区107之间的部分的表面上形成70nm厚度的栅极绝缘膜108。然后，在栅极绝缘膜108上形成成为栅极109的多晶硅(poly-Si)层。接着，以覆盖栅极109的方式在碳化硅半导体衬底的整个正面形成层间绝缘膜110。然后，通过光刻和刻蚀形成在深度方向上贯穿层间绝缘膜110的接触孔，使p⁺型接触区105和n⁺型源区106在接触孔中露出。

接着，以覆盖层间绝缘膜110的方式在碳化硅半导体衬底的整个正面形成氮化钛膜111。接着，通过光刻和刻蚀去除覆盖接触孔内的p⁺型接触区105和n⁺型源区106的部分的氮化钛膜111，再次使p⁺型接触区105和n⁺型源区106在接触孔中露出。接下来，在从接触孔露出的碳化硅半导体部上形成镍(Ni)膜，在碳化硅半导体衬底的背面依次层叠(形成)镍膜和钛(Ti)膜。

接着，通过烧结(热处理)在衬底两面分别形成正面硅化物层112和背面硅化物层113。接下来，在层间绝缘膜110和正面硅化物层112上，以5.0μm的厚度堆积成为源极114的铝层。接着，在源极114上形成省略图示的成为钝化保护膜的聚酰亚胺层，通过380℃温度的热处理使钝化保护膜硬化(固化)。然后，通过在背面硅化物层113上形成背面电极115，从而完成图8所示的SiC-纵向型MOSFET。

此外，在形成图12所示的其他SiC-纵向型MOSFET时，可以省略在形成接触孔后氮化钛膜111的形成工序，在接触孔的内部形成成为正面硅化物层112的镍膜。

此外，作为另一个SiC-纵向型MOSFET，提出了以下装置。在DMOSFET区中的源区和接触区上形成有硅化物层。在SBD区中的剥离外延层和阱层上形成有构成肖特基电极的金属层。金属层从肖特基电极延伸并与硅化物层接触，由选自钛、钽(Ta)和它们的氮化物中的材料组成。此外，公开了在层间绝缘膜上，金属层也可以被去除至少一部分(例如，参照下述专利文献1(第0066段、图1和摘要))。

此外，作为其他的SiC-纵向型MOSFET，提出了具有配置于半导体层上的多晶硅的栅极和形成于半导体层的上部的作为杂质区的源区的装置。栅极上被层间绝缘膜覆盖，铝的源极在层间绝缘膜上延伸设置。在栅极上连接有铝的栅极垫。在源极与层间绝缘膜之间以及栅极垫与栅极之间分别配置有抑制铝扩散的金属屏蔽层。金属屏蔽层由钛(Ti)或者氮化钛(TiN)、钛硅合金(TiSi)组成(例如，参照下述专利文献2)。

专利文献1：日本特开2009-194127号公报

专利文献2：日本特开2012-129503号公报

技术实现要素：

技术问题

然而，发明人等经过反复深入研究，结果发现，在现有的碳化硅半导体装置中，当负电压施加到栅极时，阈值电压(Vth)有较大的波动。在碳化硅半导体装置的实用化过程中，在施加压力(电压或者温度)时，课题在于确保能够稳定工作的高可靠性。例如，在SiC-功率MOSFET中，为了具有比SiC-功率MOSFET更大的绝缘击穿电场强度，可以通过提高漂移区的杂质浓度来实现低导通电阻化。然而，栅极与漏极间的反向传输电容较大，由于在漏极侧发生的dV/dt浪涌，通过反向传输电容在栅极流动较大的电流。

由在该栅极流动的电流产生的栅极布线阻抗等的电压降引起的栅极电压上升并超过阈值电压时，存在SiC-功率MOSFET因误动作而导通的问题。因此，在多种用途中，在驱动时，与用于使SiC-功率MOSFET成为导通状态的正电压，和，用于维持SiC-功率MOSFET的关断状态而防止由于误动作而导通的负电压均是对栅极施加高电压。此外，在SiC-功率MOSFET中，需要保证在结(junction)温200℃以上的高温环境下的动作。

具体地说，需要使施加于栅极绝缘膜的电场强度为±2MV/cm～±4MV/cm的程度，和工作保证温度为200℃左右，在这种情况下，观测到在某种条件下阈值电压波动较大的现象。以下，对通过可靠性测试检验SiC-功率MOSFET的电特性的结果进行说明。首先，按照上述现有的碳化硅半导体装置的制造方法，在示例的上述各种条件下制作(制造)了图8所示的现有的SiC-MOSFET(以下，称为现有例)。然后，针对该现有例，在工作温度(接合温度)为200℃的高温动作下对栅极109分别施加3MV/cm(正电压)和-3MV/cm(负电压)10分钟，观测阈值电压的波动。

其结果，确认了在向栅极109施加正电压时，阈值电压的波动小，其波动幅度(波动量)为±0.1V以下。阈值电压的波动幅度是指与根据设计条件确定的产品出厂时的阈值电压(基准值)之间的差值。另一方面，在向栅极109施加了负电压时，确认了阈值电压在负向波动较大(即，阈值电压变小)。图7是表示向现有的碳化硅半导体装置的栅极施加了负电压时的阈值电压波动的特性图。在图7中，示意性地示出在以横轴为栅电压Vg、以纵轴为漏电流Id的对数向漏极施加正电压时的栅电压与漏电流之间的关系(输出特性)。阈值电压定义电流是指用于定义阈值电压而设定的漏电流值(例如，额定电流的1/1000)(在图5中也是同样)。

如图7所示，在现有例中，确认了在高温动作下向栅极109施加了负电压时，输出特性几乎与横轴(栅电压)平行地向负向移动，通过阈值电压定义电流观测的阈值电压从Vth1降低到Vth2(从用左箭头表示的实线位置向虚线位置的移动)。Vth1是在正常时(实线)为了使阈值电压定义电流流动所必须的阈值电压。所谓正常时是指能够得到根据设计条件确定的输出特性时的施加栅电压时。Vth2是在向栅极109施加了负电压时(虚线)为了使阈值电压定义电流流动所必须的阈值电压。发明人等经过反复深入研究，结果确认在图8所示的现有的SiC-MOSFET中，设置于源极114与层间绝缘膜110之间的氮化钛膜111虽然有抑制阈值电压波动的效果但并不充分。此外，在上述专利文献1中，由本发明人等确认了在向栅极施加了负电压时阈值电压发生波动。

上述的阈值电压向负向波动的现象在图12所示的现有的SiC-MOSFET中也同样发生。该阈值电压向负向波动的现象意味着通过在高温动作下向栅极109施加了负电压，在栅极绝缘膜108与碳化硅半导体部的接合界面(SiO₂/SiC界面)附近或者栅极绝缘膜108(SiO₂膜)中捕获正电荷(Hole)而带电，产生正的固定电荷。

针对在使用了硅半导体的Si-MOSFET和Si-IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)中，在向栅极施加了负电压时在栅极绝缘膜与硅半导体部的接合界面(以下，称为SiO₂/Si界面)或者栅极绝缘膜中产生正的固定电荷的现象的报告很少。例如，在Si-p沟道型MOSFET中，虽然有关于向栅极施加了负电压时栅阈值电压波动现象(Slow Trap现象)的报告，但是即使在工作温度150℃向栅极施加1000小时-3MV/cm负电压的情况下，阈值电压的波动幅度也是0.1V。

由于在相同条件(工作温度150℃、栅电压-3MV/cm)下的SiC-MOSFET的阈值电压的波动幅度在-7V以上，因此在Si-MOSFET和SiC-MOSFET中阈值电压的波动幅度有很大不同。具体地说，Si-MOSFET的SiO₂/Si界面的界面态密度为1.0×10¹¹cm^-2eV^-1以下。另一方面，SiC-MOSFET的SiO₂/SiC界面的界面态密度为1.0×10¹²cm^-2eV^-1以上。虽然为了降低SiO₂/SiC界面的界面态密度而进行了很多研究，但是还没有关于将SiO₂/SiC界面的界面态密度降低到与SiO₂/Si界面的界面态密度相同程度的技术的报告。

本发明的目的在于解决上述现有技术中的问题，提供一种具有稳定的电特性，且可靠性较高的碳化硅半导体装置及碳化硅半导体装置的制造方法。

技术方案

为了解决上述课题，并达到本发明的目的，本发明的碳化硅半导体装置具有如下特征。设置有将与碳化硅半导体部接触的二氧化硅膜作为栅极绝缘膜的绝缘栅结构。设置有覆盖上述绝缘栅结构的层间绝缘膜。在上述层间绝缘膜的表面设置有吸附或者屏蔽氢的第一金属膜。在上述第一金属膜的表面设置有第一主电极。上述第一主电极与上述碳化硅半导体部电连接。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述第一金属膜为钛膜。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，其特征在于，上述第一金属膜覆盖上述层间绝缘膜的整个表面。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，其特征在于，上述层间绝缘膜覆盖上述绝缘栅结构，且与上述栅极绝缘膜接触。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，其特征在于，上述第一主电极以不与上述层间绝缘膜和上述栅极绝缘膜接触的方式被设置。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述第一金属膜的厚度为10nm以上且1.0μm以下。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述第一金属膜的厚度为80nm以上且150nm以下。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，被上述第一金属膜吸附的氢分子浓度为1×10¹⁶/cm²以上。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述碳化硅半导体装置还具备第二金属膜，该第二金属膜设置在上述第一金属膜与上述第一主电极之间，相对于上述第一金属膜化学性质稳定。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述第二金属膜是氮化钛膜。

根据上述发明，通过设置在第一金属膜与第一主电极之间的第二金属膜，能够防止第一金属膜和第一主电极被合金化，因此能够防止第一金属膜的厚度比形成第一金属膜时的厚度薄。因此，能够防止第一金属膜吸附或屏蔽氢原子或氢离子的效果降低。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述碳化硅半导体装置还具备第三金属膜，该第三金属膜设置在上述第二金属膜与上述第一主电极之间，吸附或者屏蔽氢。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述第三金属膜是钛膜。

根据上述发明，通过设置在第二金属膜与第一主电极之间的第三金属膜，能够加厚第一金属膜，因此即使在第一金属膜的厚度局部变薄时，也能够防止第一金属膜吸附或屏蔽氢原子或氢离子的效果降低。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，还具备合金膜，该合金膜设置在上述第一金属膜与上述第一主电极之间，且包含钛和铝。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，还具备合金膜，该合金膜设置在上述第三金属膜与上述第一主电极之间，且包含钛和铝。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述合金膜的厚度为10nm以上且50nm以下。

此外，本发明的半导体装置的特征在于，在上述的发明中，还具有如下特征。在由碳化硅半导体组成的上述半导体基板的一个主面上设置有由碳化硅半导体组成的n型漂移层；在上述n型漂移层的与上述半导体基板侧相反的一侧选择性地设置有构成上述碳化硅半导体部的p型半导体区；在上述p型半导体区的内部选择性地设置有构成上述碳化硅半导体部的n型半导体区。在上述p型半导体区的被夹在上述n型漂移层与上述n型半导体区之间的部分的表面上设置有上述栅极绝缘膜；在上述栅极绝缘膜上设置有构成上述绝缘栅结构的栅极；设置有与上述n型半导体区电连接的上述第一主电极。在上述半导体基板的另一主面上设置有第二主电极。

此外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述半导体基板为n型，且杂质浓度比上述n型漂移层的杂质浓度高。

为了解决上述课题，并达到本发明的目的，本发明的碳化硅半导体装置的制造方法具有如下特征。首先，实施对碳化硅半导体部进行热氧化，并在上述碳化硅半导体部的表面形成二氧化硅膜的工序。接下来，进行形成以上述二氧化硅膜为栅极绝缘膜的绝缘栅结构的工序。接着，进行形成覆盖上述绝缘栅结构的层间绝缘膜的工序。然后，进行在上述层间绝缘膜上形成钛膜的工序。接下来，进行在上述钛膜上形成与上述碳化硅半导体部电连接的第一主电极的工序。

此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，在形成上述第一主电极之后进行的热处理的温度为450℃以下。

根据上述发明，由于在高温动作下从第一主电极中产生的氢原子或氢离子被第一主电极下层的第一金属膜吸附或屏蔽，因此能够抑制该氢原子或氢离子向栅极绝缘膜侧移动而向栅极绝缘膜中扩散。据此，能够抑制在栅极绝缘膜与碳化硅半导体部的界面附近或者栅极绝缘膜中产生正电荷，能够抑制向栅极施加了负电压时阈值电压向负向波动。

另外，根据上述发明，由于从第一主电极中产生的氢原子或氢离子被第一金属膜和第一主电极之间的第二金属膜屏蔽，因此能够进一步抑制氢原子或氢离子向栅极绝缘膜侧移动。据此，能够进一步减小向栅极施加了负电压时的阈值电压的波动幅度。

根据本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法，发挥能够稳定地获得预定的电特性，能够提高可靠性的效果。

附图说明

图1是表示实施方式1的碳化硅半导体装置的结构的截面图。

图2是表示实施方式2的碳化硅半导体装置的结构的截面图。

图3是表示实施方式3的碳化硅半导体装置的结构的截面图。

图4是表示比较例的碳化硅半导体装置的结构的截面图。

图5是表示向实施例的碳化硅半导体装置的栅极施加了负电压时的阈值电压波动的特性图。

图6是表示钛膜的厚度与在亚阈值区中阈值电压波动的发生概率的关系的特性图。

图7是表示向现有的碳化硅半导体装置的栅极施加了负电压时的阈值电压波动的特性图。

图8是表示现有的碳化硅半导体装置的结构的截面图。

图9是表示实施方式4的碳化硅半导体装置的结构的截面图。

图10是表示实施方式5的碳化硅半导体装置的结构的截面图。

图11是表示实施方式6的碳化硅半导体装置的结构的截面图。

图12是表示现有的碳化硅半导体装置的结构的截面图。

符号说明

1：n⁺型碳化硅基板(n⁺型漏区)

2：n^-型漂移层

3：p型半导体区

4：p^-型阱层

5：p⁺型接触区

6：n⁺型源区

7：JFET区

8：栅极绝缘膜

9：栅极

10：层间绝缘膜

11：氮化钛膜

12：正面硅化物层

13：背面硅化物层

14：源极(铝层)

15：背面电极

16：钛膜(第一钛膜)

17：n⁺型发射区

18：p⁺型碳化硅基板(p⁺型集极区)

19：n型缓冲层(或者n型场阻止层)

20：集电极

21、58：钛膜(第二钛膜)

22：发射极

54：钝化保护膜

56：钛铝合金膜

具体实施方式

以下，参照附图详细说明本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法的较佳的实施方式。以下，参照附图详细说明本发明的半导体装置及半导体装置的制造方法的优选的实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。

(实施方式1)

以平面栅极结构的SiC-纵向型MOSFET为例对实施方式1的碳化硅半导体装置的结构进行说明。图1是表示实施方式1的碳化硅半导体装置的结构的截面图。图1中示出负责电流驱动的有源区(导通状态时电流流动的区域)的一个单位单元(元件的功能单位)，省略了以与该单位单元邻接的方式重复配置的其他单位单元或者包围有源区的周围的耐压结构部的图示(在图2、3、9～11中也同样)。耐压结构部是缓和n^-型漂移层2的衬底正面侧的电场并保持耐压的区域，具有组合了例如保护环、场板和降低表面场(RESURF)等的耐压结构。

在图1所示的碳化硅半导体装置中，在成为n⁺型漏区的n⁺型碳化硅基板1的正面上堆积有成为n^-型漂移层2的n^-型碳化硅外延层。在n^-型漂移层2的与n⁺型碳化硅基板1侧的相反一侧的表面层上选择性地设置有p型半导体区3。在n^-型漂移层2的与n⁺型碳化硅基板1侧的相反一侧的表面上堆积有成为p^-型阱层4的p^-型碳化硅外延层，使其覆盖p型半导体区3。p型半导体区3和p^-型阱层4作为基区(p型半导体区)发挥作用。

p型半导体区3的杂质浓度例如可以比p^-型阱层4的杂质浓度高。据此，在向p型半导体区3与n^-型漂移层2之间的pn结施加较高的逆向偏压时，可以防止p^-型阱层4穿通。在p^-型阱层4的内部选择性地设置有在深度方向上贯穿p^-型阱层4而达到n^-型漂移层2的n^-型区(JFET区)7。即，JFET区7设置在n^-型漂移层2中被夹于邻近p型半导体区3之间的部分的表面上，与n^-型漂移层2一起作为漂移区发挥作用。为了降低JFET电阻，JFET区7的杂质浓度可以比例如n^-型漂移层2的杂质浓度高。

在p^-型阱层4的内部，在p型半导体区3上的一部分分别选择性地设置有p⁺型接触区5和n⁺型源区(n型半导体区)6。p⁺型接触区5以与n⁺型源区6的与JFET区7侧相反一侧，例如与n⁺型源区6接触的方式设置。此外，p⁺型接触区5也可以以贯穿p^-型阱层4并达到p型半导体区3的方式设置。在p^-型阱层4的被夹在JFET区7与⁺型源区6之间的部分的表面上，以延伸到JFET区7上和n⁺型源区6上的方式，隔着栅极绝缘膜8设置有栅极9。

栅极绝缘膜8是对碳化硅半导体衬底(依次层叠有n⁺型碳化硅基板1、n^-型漂移层2和p^-型阱层4而成的层叠体)的正面进行热氧化而成的二氧化硅(SiO₂)膜。这样，在碳化硅半导体衬底(半导体芯片)的正面侧设置有由碳化硅半导体部(p^-型阱层4或者n⁺型源区6等各个半导体区)、栅极绝缘膜8和栅极9组成的MOS栅极结构。层间绝缘膜10以覆盖栅极9的方式设置，且与栅极绝缘膜8接触。设置有在深度方向上贯穿该层间绝缘膜10并达到p⁺型接触区5和n⁺型源区6的接触孔。在从接触孔露出的碳化硅半导体部上，设置有形成与碳化硅半导体部的欧姆接触的正面硅化物层12。正面硅化物层12可以是例如硅化镍(NiSi)层。

在层间绝缘膜10上设置有以氮化钛(TiN)为主要成分的金属膜(以下，称为氮化钛膜)11。氮化钛膜11通过层间绝缘膜10与栅极9电性绝缘，与源极14一起作为源极布线发挥作用。此外，氮化钛膜11具有在形成正面硅化物层12时防止形成在接触孔内的镍(Ni)膜中的镍原子向层间绝缘膜10扩散的作用。通过防止镍原子向层间绝缘膜10中扩散，从而能够防止栅极9与后述的源极14发生短路。氮化钛膜11的端部延伸到从接触孔露出的例如n⁺型源区6上，在接触孔内与正面硅化物层12连接。

在氮化钛膜11和正面硅化物层12的表面设置有以钛(Ti)为主要成分的金属膜(以下，称为钛膜)16。钛膜16隔着氮化钛膜11覆盖层间绝缘膜10(当栅极绝缘膜8从接触孔露出时覆盖栅极绝缘膜8和层间绝缘膜10)。此外，钛膜16与后述的以铝(Al)为主要成分的源极14一起作为源极布线发挥作用。钛膜16具有以吸附从源极14中产生的氢(H)原子或氢离子，使其无法到达下层的层间绝缘膜10的方式进行屏蔽的功能。氢原子或氢离子是以氢原子为最小构成单位的粒子，具体地说是氢原子、氢离子和氢分子。

通过在层间绝缘膜10与源极14之间设置钛膜16，使从源极14中产生的氢原子或氢离子被钛膜16吸附或屏蔽。因此，能够抑制从源极14中产生的氢原子或氢离子通过层间绝缘膜10而向栅极绝缘膜8和碳化硅半导体部的界面(以下，称为SiO₂/SiC界面)或者栅极绝缘膜8移动。因此，能够抑制由氢原子或氢离子产生正电荷。

钛膜16的厚度优选为例如10nm以上1.0μm以下的程度。其理由如下所述。通过使钛膜16的厚度为10nm以上，可以得到通过钛膜16吸附氢原子或氢离子的效果。被钛膜16吸附的氢分子(H₂)的浓度为例如1×10¹⁶/cm²以上。此外，由于钛为硬金属，所以在使钛膜16的厚度比1.0μm厚时，钛膜16会发生断裂。更优选钛膜16的厚度为例如80nm以上且150nm以下的程度。其理由为，能够防止由于在钛膜16产生的裂纹或者钛膜16的阶梯覆盖不良而导致的钛膜16的吸附或屏蔽效果降低。

为了埋入到接触孔中，在钛膜16的表面设置有以铝为主要成分的源极(第一主电极)14。源极14经由钛膜16和正面硅化物层12与p⁺型接触区5和n⁺型源区6电连接。源极14作为源极布线发挥作用。在源极14的下层设置有钛膜16，从而源极14与层间绝缘膜10不接触。在源极14上设置有保护芯片正面的钝化保护膜(未图示)。在碳化硅半导体衬底的整个背面(n⁺型碳化硅基板1侧的面，即n⁺型碳化硅基板1的背面)设置有形成与n⁺型碳化硅基板1的欧姆接触的背面硅化物层13。在背面硅化物层13的表面设置有漏极(第二主电极)即背面电极15。

接着，对实施方式1的碳化硅半导体装置的制造方法进行说明。首先，通过外延生长，以例如10μm左右的厚度在成为n⁺型漏区的n⁺型碳化硅基板(半导体晶片)1的正面堆积(形成)掺杂了例如1×10¹⁶/cm³的氮(N)等n型杂质的n^-型漂移层2。然后，通过p型杂质的离子注入在n^-型漂移层2的表面层选择性地形成p型半导体区3。接下来，通过外延生长，以覆盖p型半导体区3的方式，以例如0.5μm左右的厚度在n^-型漂移层2上堆积掺杂了例如5×10¹⁵/cm³的铝(AI)等p型杂质的p^-型阱层4。通过到此为止的工序，形成依次层叠了n⁺型碳化硅基板1、n^-型漂移层2和p^-型阱层4而成的碳化硅半导体衬底(外延片)。

然后，通过例如氮等n型杂质的离子注入，在p^-型阱层4的内部选择性地形成在深度方向上(衬底深度方向)贯穿p^-型阱层4并到达n^-型漂移层2的JFET区7。接着，通过例如磷(P)等n型杂质的离子注入，以与JFET区7分离的方式在p^-型阱层4的内部选择性地形成n⁺型源区6。此外，通过例如铝等p型杂质的离子注入，以与例如n⁺型源区6接触的方式在p^-型阱层4的内部选择性地形成p⁺型接触区5。接下来，在例如氩(Ar)环境中，在1600℃左右的温度下进行激活退火(热处理)。

接着，通过在例如氧化亚氮(N₂O)环境中的热氧化，从而在p^-型阱层4的被夹在n⁺型源区6与JFET区7之间的部分的表面上形成例如70nm左右厚度的栅极绝缘膜8。接下来，在栅极绝缘膜8上形成成为栅极9的多晶硅(poly-Si)层。接着，以覆盖栅极9的方式在碳化硅半导体衬底的整个正面(p^-型阱层4侧的面)形成层间绝缘膜10。接着，通过光刻和刻蚀形成在深度方向上贯穿层间绝缘膜10的接触孔，使p⁺型接触区5和n⁺型源区6从接触孔露出。

接下来，以覆盖层间绝缘膜10的方式在碳化硅半导体衬底的整个正面形成氮化钛膜11。对于该氮化钛膜11，在形成成为后述的正面硅化物层12的硅化镍层时，如果没有在衬底正面形成的镍膜中的镍原子向层间绝缘膜10扩散的担忧时可以不形成。具体地说，仅在接触孔内的p⁺型接触区5和n⁺型源区6上形成镍膜(即，以不与层间绝缘膜10接触的方式形成镍膜)时，由于镍膜中的镍原子不向层间绝缘膜10扩散，所以可以不形成氮化钛膜11。

接下来，通过光刻和刻蚀去除覆盖接触孔内的p⁺型接触区5和n⁺型源区6的局部氮化钛膜11，再次使p⁺型接触区5和n⁺型源区6从接触孔露出。接着，在碳化硅半导体衬底的正面形成镍膜，在碳化硅半导体衬底的整个背面依次层叠(形成)镍膜和钛膜。形成于碳化硅半导体衬底的正面的镍膜可以仅在从接触孔露出的碳化硅半导体部上形成。接下来，通过烧结(热处理)使碳化硅半导体部与镍膜反应，在衬底两面分别形成正面硅化物层12和背面硅化物层13。

接着，通过例如溅射法，在碳化硅半导体衬底的整个正面(即，氮化钛膜11和正面硅化物层12上)形成钛膜16。然后，通过例如溅射法，以5.0μm的厚度在钛膜16上堆积成为源极14的以铝为主要成分的金属层(以下，称为铝层)。接下来，在源极14上形成成为钝化保护膜(未图示)的聚酰亚胺层，通过例如380℃左右温度的热处理而使钝化保护膜硬化(固化)。接着，在背面硅化物层13上形成背面电极15。然后，通过将碳化硅半导体衬底切断(切割)成单个的芯片状，从而完成图1所示的SiC-纵向型MOSFET。

如上所述，根据实施方式1，通过以覆盖层间绝缘膜的方式在源极与层间绝缘膜之间设置钛膜，从而使源极与层间绝缘膜不接触。因此，在高温动作下从源极中产生的氢原子或氢离子被源极下层的钛膜所吸附或屏蔽。据此，能够抑制从源极中产生的氢原子或氢离子扩散至层间绝缘膜中，且扩散至与层间绝缘膜接触的栅极绝缘膜中。为此，能够抑制在栅极绝缘膜和碳化硅半导体部的界面附近或者栅极绝缘膜中产生正电荷，能够抑制在向栅极施加了负电压时阈值电压向负向波动。即，能够使向栅极施加了负电压时的阈值电压的波动幅度变小，能够形成阈值电压稳定的栅极绝缘膜。因此，即使在向栅极施加正或负中的任意电压时，也能够抑制阈值电压的波动，可以提供具有稳定电特性的可靠性较高的碳化硅半导体装置。此外，根据实施方式1，可以以在源极与接触孔的侧壁之间不产生空隙的方式形成源极，因此能够避免单位单元的尺寸变大。

(实施方式2)

接着，对实施方式2的碳化硅半导体装置的结构进行说明。图2是表示实施方式2的碳化硅半导体装置的结构的截面图。实施方式2的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同点是在层间绝缘膜10上依次设置有钛膜16和氮化钛膜11。即，在实施方式2中，钛膜16和氮化钛膜11的配置成为与实施方式1替换的状态。此外，在实施方式2中，在正面硅化物层12上没有设置钛膜16，源极14与正面硅化物层12接触。

氮化钛膜11具有防止通过在形成源极14后进行的热处理而在钛膜16与源极14之间形成由钛膜16和源极14反应而形成的合金膜的功能。据此，即使在制品完成后，钛膜16的厚度也可以维持在堆积(形成)钛膜16时的厚度。此外，氮化钛膜11相对于钛膜16是化学性质稳定的(难以发生化学变化)。因此，通过在钛膜16与源极14之间设置氮化钛膜11，不会使钛膜16的厚度变薄。

此外，氮化钛膜11与钛膜16相同，具有屏蔽从源极14中向栅极绝缘膜8侧移动的氢原子或氢离子的功能。在后述的实施方式5中对氮化钛膜11对氢原子或氢离子的屏蔽效果进行说明。

对于实施方式2的碳化硅半导体装置的制造方法，例如在实施方式1的碳化硅半导体装置的制造方法中，只要在形成接触孔之后且形成氮化钛膜11之前形成钛膜16即可。具体地说，首先，与实施方式1相同，依次进行从堆积n^-型漂移层2到形成接触孔的工序。接下来，以覆盖层间绝缘膜10的方式在碳化硅半导体衬底的整个正面形成钛膜16。接着，在钛膜16上形成氮化钛膜11。接下来，通过光刻和刻蚀去除覆盖接触孔内的p⁺型接触区5和n⁺型源区6的局部氮化钛膜11和钛膜16，使p⁺型接触区5和n⁺型源区6从接触孔露出。即，使用相同的掩模选择性地去除氮化钛膜11和钛膜16。接着，与实施方式1同样地形成正面硅化物层12和背面硅化物层13。接下来，在氮化钛膜11和正面硅化物层12上形成源极14。然后，与实施方式1同样地依次进行形成钝化保护膜以后的工序，从而完成图2所示的SiC-纵向型MOSFET。

如上所述，根据实施方式2，可以得到与实施方式1相同的效果。此外，根据实施方式2，通过在钛膜和源极之间形成氮化钛膜，从而在钛膜和源极之间不会形成钛膜与源极反应而生成的合金膜。因此，在制品完成后也能够维持钛膜堆积时的厚度，能够防止由钛膜引起的氢原子或氢离子的吸附或屏蔽效果降低。

(实施方式3)

接下来，对实施方式3的碳化硅半导体装置的结构进行说明。图3是表示实施方式3的碳化硅半导体装置的结构的截面图。实施方式3的碳化硅半导体装置与实施方式2的碳化硅半导体装置的不同点有以下两点。第一个不同点是，在氮化钛膜11与源极14之间设置有钛膜21。即，设置在层间绝缘膜10与源极14之间的层叠膜是经由氮化钛膜11层叠有多个钛膜(以下，称为第一钛膜、第二钛膜)16、21而成。第二钛膜21与第一钛膜16同样地具有吸附从源极14中产生的氢原子或氢离子，以使其无法到达下层的层间绝缘膜10的方式屏蔽的功能。

第二个不同点是应用于IGBT(Insulated Gate Bipolar Transistor)。具体地说，在实施方式3中，使用成为p⁺型集极区的p⁺型碳化硅基板18代替n⁺型漂移区即n⁺型碳化硅基板。在p⁺型碳化硅基板18与n^-型漂移层2之间设置有成为n型缓冲层(或者n型场阻止层)的n型层19。设置有n⁺型发射区17、发射极22和集电极20来代替n⁺型源区、源极和漏极。

对于实施方式3的碳化硅半导体装置的制造方法，例如在实施方式2的碳化硅半导体装置的制造方法中，作为发射极布线，只要依次堆积第一钛膜16、氮化钛膜11、第二钛膜21和发射极22即可。具体地说，首先，通过外延生长，在成为p⁺型集极区的p⁺型碳化硅基板18上依次堆积n型层19和n^-型漂移层2。接着，与实施方式2同样地依次进行从形成p型半导体区3到形成氮化钛膜11为止的工序。

接下来，通过光刻和刻蚀去除覆盖接触孔内的p⁺型接触区5和n⁺型发射区17的局部氮化钛膜11和第一钛膜16，使p⁺型接触区5和n⁺型发射区17从接触孔露出。即，使用相同的掩模选择性地去除氮化钛膜11和第一钛膜16。接着，与实施方式2同样地形成正面硅化物层12和背面硅化物层13。然后，在第二钛膜21和正面硅化物层12上依次形成第二钛膜21和发射极22。然后，与实施方式2同样地依次进行形成钝化保护膜以后的工序，从而完成图3所示的SiC-纵向型MOSFET。

如上所述，根据实施方式3，可以获得与实施方式1、2相同的效果。此外，根据实施方式3，通过在层间绝缘膜与发射极之间层叠第一钛膜、第二钛膜，从而根据芯片正面的元件结构造成的高低差、或者附着在芯片正面的颗粒等使第一钛膜的厚度局部变薄，即使在第一钛膜的阶梯覆盖减少时，根据设置在第一钛膜上方的第二钛膜，也能够补充设置在层间绝缘膜和发射极之间的层叠膜中钛膜的厚度不足部分的厚度。据此，能够防止由钛膜引起的对氢原子或氢离子的吸附或屏蔽效果降低。

(实施方式4)

对实施方式4的碳化硅半导体装置的结构进行说明。图9是表示实施方式4的碳化硅半导体装置的结构的截面图。在图9中，将符号3的导电型图示为p型(在图10、11中也是同样)。实施方式4的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同点是，在钛膜16和源极14之间设置有钛铝(例如TiAL₃)合金膜56。另外，在实施方式4中，在钛膜16与层间绝缘膜10之间没有设置氮化钛膜11。

具体地说，在层间绝缘膜10和正面硅化物层12的表面设置有钛膜16。钛膜16与实施方式1同样地具有吸附从源极14中产生的氢原子或氢离子的功能。此外，钛膜16通过层间绝缘膜10与栅极9电性绝缘，并作为源极布线发挥作用。在钛膜16的表面设置有钛铝合金膜56。

钛铝合金膜56是由钛膜16和源极14反应而生成的合金膜。钛铝合金膜56作为源极布线发挥作用。钛铝合金膜56的厚度优选为例如10nm以上且50nm以下的程度。以埋入到接触孔的方式在钛铝合金膜56的表面设置有源极14。

源极14经由钛铝合金膜56、钛膜16和正面硅化物层12与p⁺型接触区5和n⁺型源区6电连接。源极14作为源极布线发挥作用。在源极14上设置有保护芯片正面的钝化保护膜54。配置在层间绝缘膜10与源极14之间的金属膜以外的构成与实施方式1相同。

接下来，对实施方式4的碳化硅半导体装置的制造方法进行说明。首先，准备例如四层周期六方晶(4H-SiC)的n⁺型碳化硅基板(半导体晶片)1，与实施方式1同样地依次进行从n^-型漂移层2的形成至接触孔的形成为止的工序。n⁺型碳化硅基板1的正面也可以作为例如(000-1)面(所谓的C面)。n^-型漂移层2也可以以例如5×10¹⁵/cm³的条件掺杂氮(N)等n型杂质，以10μm左右的厚度进行外延生长。

接着，在从接触孔露出的碳化硅半导体部(p⁺型接触区5和n⁺型源区6)上形成镍(Ni)膜。接着，通过烧结(热处理)使碳化硅半导体部和镍膜反应，以例如1.0μm的厚度形成正面硅化物层12。接下来，以例如0.1μm的厚度在层间绝缘膜10和正面硅化物层12上堆积钛膜16。

接着，与实施方式1同样地以例如5.0μm的厚度在钛膜16上堆积成为源极14的铝层。钛膜16和源极14通过例如溅射法连续形成。接下来，通过光刻和刻蚀对源极14进行图案化。此外，将用于源极14的图案化的刻蚀用掩模作为掩模进行刻蚀，对钛膜16进行图案化。由此，形成由钛膜16和源极14组成的预定图案的源极布线。

接着，在源极14上形成成为钝化保护膜54的聚酰亚胺层，通过例如380℃左右温度的热处理(退火)使钝化保护膜54硬化(固化)。用于该硬化的热处理等在形成源极14后进行的热处理的温度优选为450℃以下。其理由为，源极14以耐热温度较低的铝为主要成分。通过在形成该源极14后进行的热处理使钛膜16与源极14反应，在钛膜16与源极14之间形成钛膜合金膜56。

本发明人等确认了，钛铝合金膜56通过例如400℃以上的热处理，厚度变为50nm以上，通过380℃左右温度的热处理，厚度变为10nm以下。此外，在形成源极14后进行的热处理的温度优选在380℃以上且400℃以下。其理由为，源极14以耐热温度较低的铝为主要成分。因此，钛铝合金膜56的厚度优选如上所述，例如在10nm以上且50nm以下左右。此外，设定堆积钛膜16时的厚度，或者在形成源极14之后进行的热处理温度等，以使得在形成钛铝合金膜56之后的钛膜16的厚度剩余10nm以上。

如上所述，例如以0.1μm(＝100nm)左右的厚度堆积钛膜16，在将形成源极14后进行的热处理温度设为例如380℃左右时，钛铝合金膜56形成为10nm以下的厚度，钛膜16以90nm左右的厚度残留。接着，在碳化硅半导体衬底的整个背面形成背面电极15。然后，通过将碳化硅半导体衬底切断为单个的芯片状，从而完成图9所示的SiC-纵向型MOSFET。

在该实施方式4的碳化硅半导体装置中，虽然在高温动作下也会从源极14中产生氢原子或氢离子，但该氢原子或氢离子被源极14的下层的钛膜16吸附。因此，能够抑制虽然从源极14中产生但氢原子或氢离子向栅极绝缘膜8附近或者栅极绝缘膜8中扩散。

按照上述的实施方式4的碳化硅半导体装置的制造方法，在示例的各种条件下，制作在(000-1)面形成沟道(反转层)的SiC-纵向型MOSFET(即以C面作为芯片正面的元件)(以下，称为实施例1)，测量阈值电压波动。其结果，确认了在工作温度为200℃的高温动作下，能够将向栅极9施加-3MV/cm的负电压1000小时后的阈值电压的波动幅度抑制在0.1V以下。

此外，在将n⁺型碳化硅基板1的正面作为(0001)面(所谓的Si面)时，也与实施例1同样地制作SiC-纵向型MOSFET(以下，称为实施例2)，测量阈值电压的波动。即，实施例2是在(0001)面形成沟道的SiC-纵向型MOSFET(即，以Si面作为芯片正面的元件)。实施例2的除了芯片正面的面方位以外的构成与实施例1相同。其结果，在实施例2中，也能够与实施例1同样地成为阈值电压稳定的SiC-纵向型MOSFET。

此外，对被钛膜16吸附的氢分子浓度进行验证。在400℃温度下对堆积了100nm厚度的钛膜的样品进行了氢注入，结果在100nm厚度的钛膜中吸附了6×10¹⁷/cm²的氢分子(H₂)。即，确认了10nm厚度的钛膜吸附的氢分子浓度为1×10¹⁶/cm²。因此，钛膜16的厚度只要设置为在高温动作下基本上可以吸附所有的从源极14中产生的氢原子或氢离子程度的厚度即可。

如上述说明，根据实施方式4，能够得到与实施方式1～3相同的效果。

(实施方式5)

接着，对实施方式5的碳化硅半导体装置的结构进行说明。图10是表示实施方式5的碳化硅半导体装置的结构的截面图。实施方式5的碳化硅半导体装置虽然由于生产工艺流程的不同而导致接触孔内金属膜的层叠结构与实施方式2不同，但与实施方式2同样地在钛膜16与源极14之间具有氮化钛膜11。如上所述，氮化钛膜11具有屏蔽从源极14中向栅极绝缘膜8移动的氢原子或氢离子的功能。即，氮化钛膜11中的氢原子或氢离子的扩散系数小到在氮化钛膜11中移动的氢原子或氢离子几乎无法到达下层的钛膜16的程度。

实施方式5的碳化硅半导体装置可以应用实施方式4的碳化硅半导体装置的制造方法进行制作。例如，对于实施方式5的碳化硅半导体装置的制造方法，在实施方式4的碳化硅半导体装置的制造方法中，在形成钛膜16之后且形成源极14之前，只要在钛膜16上堆积氮化钛膜11即可。即，作为源极布线，依次堆积钛膜16、氮化钛膜11和源极14。钛膜16、氮化钛膜11和源极14的厚度例如可以分别为0.1μm、0.1μm和5.0μm。钛膜16、氮化钛膜11和源极14通过例如溅射法连续形成。

通过在钛膜16与源极14之间形成氮化钛膜11，从而使钛膜16与源极14不接触。因此，在形成源极14之后进行的热处理中，不形成钛膜16与源极14的反应层(钛铝合金膜)。此外，氮化钛膜11相对于钛膜16是化学性质稳定的(难以发生化学变化)。因此，钛膜16的厚度维持在堆积钛膜16时的厚度。因此，可以将钛膜16对氢原子或氢离子的吸附效果提高到比在钛膜16与源极14之间形成合金膜时高。

此外，对氮化钛膜11的氢扩散系数进行了验证。具体地说，通过热氧化在检验用碳化硅半导体基板上形成氧化膜(SiO₂膜)，制作在该氧化膜上堆积了氮化钛膜的试样。并且，在氢环境中，在400℃的温度下对该试样进行30分钟的热处理后，利用二次离子质谱法(SIMS：Secondary Ion Mass Spectrometry)对在该试样中形成的氧化膜的组成进行了分析，结果在该氧化膜中没有检测出氢。即，确认了在氢环境中的氢原子或氢离子被氮化钛膜屏蔽，没有达到氮化钛膜下层的氧化膜。

如上所述，根据实施方式5，可以得到与实施方式1～4相同的效果。此外，根据实施方式5，在高温动作下从源极中产生的氢原子或氢离子被源极下层的氮化钛膜屏蔽。因此，能够进一步抑制氢原子或氢离子从源极向栅极绝缘膜侧移动，还能够进一步减小阈值电压的波动幅度。

(实施方式6)

接着，对实施方式6的碳化硅半导体装置的结构进行说明。图11是表示实施方式6的碳化硅半导体装置的结构的截面图。实施方式6的碳化硅半导体装置与实施方式5的碳化硅半导体装置的不同点是，在氮化钛膜11与源极14之间设置有第二钛膜58和钛铝合金膜56。第二钛膜58与氮化钛膜11下层的钛膜(以下，称为第一钛膜)16同样具有吸附从源极14中产生的氢原子或氢离子的功能。

对于实施方式6的碳化硅半导体装置的制造方法，在例如实施方式4的碳化硅半导体装置的制造方法中，在形成第一钛膜16之后且形成源极14之前，只要在第一钛膜16上堆积氮化钛膜11和第二钛膜58即可。堆积第一钛膜16、氮化钛膜11、第二钛膜58和源极14时的厚度可以分别为例如0.1μm、0.1μm、0.1μm和5.0μm。

这样，通过层叠成为源极布线的各金属膜，然后，利用形成源极14之后的热处理，在第二钛膜58与源极14之间形成作为第二钛膜58与源极14的反应层的钛铝合金膜56。即，成为依次堆积有第一钛膜16、氮化钛膜11、第二钛膜58、钛铝合金膜56和源极14作为源极布线的状态。

如上所述，根据实施方式6，可以得到与实施方式1～5相同的效果。此外，根据实施方式6，通过源极和第一钛膜之间的第二钛膜，能够进一步提高氢原子或氢离子的吸附效果。据此，能够进一步抑制氢原子或氢离子从源极向栅极绝缘膜侧移动，还能够进一步减小阈值电压的波动幅度。

(实施例)

接着，对在现有的SiC-MOSFET(以下，称为现有例。参照图8)中发生阈值电压波动的原因进行了验证。在现有例中，SiO₂/SiC界面的界面态密度高是SiO₂/SiC界面特有的问题，目前还无法确定是否是由于SiO₂/SiC界面的缺陷量、歪斜量和能带结构的不同而产生的。因此，参照作为各电极层形成的铝层的配置与现有例不同的SiC-MOSFET(以下，称为比较例)，对现有例的阈值电压波动的原因进行了验证。图4是表示比较例的碳化硅半导体装置的结构的截面图。首先，对图4所示的比较例的结构进行说明。

图4所示的比较例是在层间绝缘膜40上不配置电极层(铝层)，且在接触孔中电极层和层间绝缘膜40不接触的构成的平面栅极结构的SiC-横向型MOSFET。比较例以现有例的MOS栅极结构作为横向型，比较例的各区域的杂质浓度和厚度等分别与现有例所对应的各区域的杂质浓度和厚度等相同。另外，横向型MOSFET不需要n⁺型碳化硅基板31和n^-型漂移层32，但由于与纵向型MOSFET在同时形成同一晶片上，因此成为这样的结构。此外，在比较例中配置为电极层(源极44和漏极45)与层间绝缘膜40不接触。

具体地说，在比较例中，在n⁺型碳化硅基板(半导体芯片)31的正面上设置有成为n^-型漂移层32的碳化硅外延层。在n^-型漂移层32的与n⁺型碳化硅基板31侧相反一侧的表面层上选择性地设置有p型半导体区33。以覆盖p型半导体区33的方式在n^-型漂移层32的与n⁺型碳化硅基板31侧相反一侧的表面上设置有成为p^-型阱层34的碳化硅外延层。在p^-型阱层34的内部分别选择性地设置有p⁺型接触区35、n⁺型源区36a和n⁺型漏区36b。

p⁺型接触区35与n⁺型源区36a接触。n⁺型漏区36b以与n⁺型源区36a分离的方式配置。隔着栅极绝缘膜38在p^-型阱层34的被夹在n⁺型源区36a与n⁺型漏区36b之间的部分的表面上设置有栅极39。层间绝缘膜40覆盖栅极39。源极44隔着硅化物层42与p⁺型接触区35和n⁺型源区36a接触。漏极45隔着硅化物层43与n⁺型漏区36b接触。源极44和漏极45以不与层间绝缘膜40接触的方式设置在接触孔内。

该图4所示的比较例如下制作。首先，在n⁺型碳化硅基板(半导体芯片)31的正面上堆积成为n^-型漂移层32的碳化硅外延层。接下来，通过离子注入在n^-型漂移层32的表面层形成p型半导体区33。接着，在p型半导体区33上堆积成为p^-型阱层34的碳化硅外延层。接下来，通过磷的离子注入在p^-型阱层34的内部分别选择性地形成n⁺型源区36a和n⁺型漏区36b。

此外，通过铝的离子注入在p^-型阱层34的内部选择性地形成p⁺型接触区35。然后，在氩环境中，在1600℃的温度下进行激活退火。接着，在氧化亚氮环境中，通过热氧化在p^-型阱层34的被n⁺型源区36a与n⁺型漏区36b所夹的部分的表面上形成栅极绝缘膜38。接下来，在栅极绝缘膜38上形成成为栅极39的多晶硅层。然后，以覆盖栅极39的方式形成层间绝缘膜40。

接着，通过光刻和刻蚀形成在深度方向上贯穿层间绝缘膜40的第一接触孔、第二接触孔，使p⁺型接触区35和n⁺型源区36a从第一接触孔露出，使n⁺型漏区36b从第二接触孔露出。接着，在从第一接触孔、第二接触孔露出的碳化硅半导体部上分别形成镍膜，通过烧结使该碳化硅半导体部与镍膜反应而形成硅化镍层(硅化物层42、43)。

然后，在层间绝缘膜40和硅化物层42、43上堆积铝层并进行图案化，仅在第一接触孔、第二接触孔的内部分别残留成为源极44和漏极45的铝层。此时，以与层间绝缘膜40不接触的方式与层间绝缘膜40分离地形成源极44和漏极45。然后，通过将碳化硅半导体衬底切断成单个的芯片状，从而完成图4所示的比较例的SiC-横向型MOSFET。

对于该比较例，在工作温度为200℃的高温动作下对栅极39施加-3MV/cm的负电压10分钟后，测量阈值电压波动，结果阈值电压的波动幅度为±0.1V以下。这样，在电极层(源极44或者漏极45)与层间绝缘膜40不接触的构成的比较例中，由于阈值电压不波动，因此对于电极层与层间绝缘膜接触的构成的现有例，根据热脱附谱(TDS：Thermal Desorption Spectroscopy)法对层间绝缘膜110与电极层(源极114)的界面和源极114中的元素进行了分析。其结果，在现有例中，当芯片温度上升到200℃以上时，检测出杂质浓度为3×10¹⁴/cm²以上的氢分子。因此，可以推测来自层间绝缘膜110与源极114的界面和源极114的氢原子或氢离子的产生是由作为源极114的构成材料的铝与热氧化时的水蒸气环境中所包含的水(H₂O)反应而产生的。

通常，在制造SiC-MOSFET时，通过在800℃以上的高温的用于形成氧化膜的热氧化处理或者在800℃以上的高温下的退火处理，从而大量氢离子被吸入到SiO₂/SiC界面。通过该800℃以上的高温处理而被吸入到SiO₂/SiC界面的氢离子与SiO₂/SiC界面的悬挂键结合，形成硅-氢(Si-H)键或者碳-氢(C-H)键并被固定。这样，通过高温热处理而形成在SiO₂/SiC界面的硅-氢键或者碳-氢键的氢原子在400℃以下的低温热处理中不会变化(分解)。

另一方面，电极层(布线用的铝层)通过400℃以下的低温热处理堆积在层间绝缘膜上。通过低温热处理堆积电极层时从层间绝缘膜与电极层的界面或者电极层中产生的氢原子或氢离子不被固定，在高温动作下负电压施加到SiC-MOSFET的栅极时向SiO₂/SiC界面移动。推测是利用该氢原子或氢离子使从SiO₂/SiC界面的硅-氢键或者碳-氢键固定的氢原子解离，成为硅原子或者碳原子的悬挂键(Si⁺或者C⁺)，在SiO₂/SiC界面附近或者栅极绝缘膜中产生正电荷。

例如，在200℃下氧化膜(SiO₂膜)中的氢原子或氢离子的扩散系数为1.0×10^-8cm²/秒，其扩散长度在10分钟内为24.5μm。因此，如现有例，在接触孔中层间绝缘膜110与源极114接触的情况下，在高温动作下从层间绝缘膜110与源极114的界面或者源极114中产生的氢原子或氢离子容易在层间绝缘膜110中移动而达到栅极绝缘膜108，引起阈值电压的波动。虽然可以制作在接触孔中不使层间绝缘膜110与源极114接触的结构的SiC-纵向型MOSFET，但是通过在源极114与接触孔的侧壁之间产生的空隙使单位单元(形成一个MOS栅极结构的单位区域)的尺寸变大，因此实际上难以使用。

在本发明中，如上所述，由于在层间绝缘膜10与源极14之间形成覆盖层间绝缘膜10的钛膜16，因此通过该钛膜16吸附或屏蔽从源极14中产生的氢原子或氢离子。据此，能够抑制氢原子或氢离子向栅极绝缘膜侧移动并扩散到栅极绝缘膜中，还能够减小向栅极施加了负电压时的阈值电压的波动幅度。例如，按照上述的实施方式1的碳化硅半导体装置的制造方法，在示例的各种条件下，且对钛膜16的厚度进行各种变更，制作钛膜16的厚度不同的多个SiC-纵向型MOSFET(以下，称为实施例)，对实施例的阈值电压进行了测定。其结果，在实施例中，在钛膜16的厚度为50nm以上且300nm以下的范围的半导体芯片中，在工作温度为200℃的高温动作下，可以将向栅极9施加-3MV/cm的负电压1000小时后的阈值电压的波动量抑制在±0.1V。因此，在本发明中，可知可以以在电极层(源极14)与接触孔的侧壁之间不产生空隙的方式形成源极14，能够避免单位单元的尺寸变大。

此外，针对实施例的各半导体芯片验证了栅极电压与漏极电流之间的关系(输出特性)。图5是表示向实施例的碳化硅半导体装置的栅极施加了负电压时的阈值电压波动的特性图。在图5中示意性地示出以横轴为栅极电压Vg、纵轴为漏电流Id的对数，在向漏极施加正电压时的栅极电压与漏极电流之间的关系。如图5所示，确认了在所有的实施例中，正常时(实线)为了使阈值电压定义电流流动所必需的阈值电压Vth1与向栅极9施加了负电压时(虚线)为了使阈值电压定义电流流动所必需的阈值电压Vth2几乎相等(Vth1≈Vth2)。然而，在施加相对较短时间的栅极电压时，确认了在亚阈值区(相对于栅极电压Vg，漏极电流Id呈指数式增加的区域(具体地说，是栅极电压Vg达到阈值电压Vth1的区域))存在阈值电压向负向波动的半导体芯片(从由左箭头表示的实线位置向虚线位置移动)。

因此，在实施例的各个半导体芯片中，使用OBIRCH(Optical Beam Induced Resistance Change:光束诱导电阻变化)法针对在亚阈值区中产生阈值电压波动的半导体芯片检测到了芯片表面的温度上升。其结果，在实施例的各半导体芯片中，在钛膜16的厚度为50nm以下的各半导体芯片中，确认单位单元(六角形单位单元)的窄区的发热(不良部位)。对该发热部位的芯片截面进行了观测，结果确认了由芯片正面的元件结构产生的高低差，或者由于附着在芯片正面的颗粒等导致钛膜16的厚度局部变薄，钛膜16的阶梯覆盖减少。推测为，在该钛膜16的厚度变薄的部分对氢原子或氢离子的吸附或屏蔽效果降低，仅在钛膜16的厚度变薄部分附近发生阈值电压波动，在亚阈值区观测到阈值电压波动。

另一方面，在实施例的各半导体芯片中，在钛膜16的厚度为200nm以上的元件中也确认了由OBIRCH法引起的发热。观察该发热部位的芯片截面结果在钛膜16的厚度为200nm以上的各半导体芯片中，确认了在钛膜16的表面有微裂纹。此外，在钛膜16的厚度为300nm以上的各半导体芯片中，以相当大的概率确认了在半导体芯片上的几乎所有的单位单元中，在钛膜16的表面上存在裂纹。推测为随着钛膜16的厚度变厚，钛膜16的内部应力增加，为了释放该内部应力而在钛膜16产生裂纹。这样的在亚阈值区中阈值电压波动作为电流量非常小，虽然对一个元件(半导体芯片)的整个输出特性产生的不良影响很小，但是电流有可能集中到一部分元件(半导体芯片)而导致损坏。此外，在亚阈值的波动较大时，是导致在关断状态的漏电流的原因。因此，较为理想的是，在亚阈值区中采取抑制输出特性波动的措施。

接下来，对在亚阈值区中用于抑制输出特性波动的措施进行了验证。具体地说，对于钛膜16的厚度(Ti膜厚度)与在亚阈值区中阈值电压波动(图5所示的从由左箭头表示的实线位置向虚线位置的移动)的发生概率之间的关系进行了验证。图6是表示钛膜的厚度与在亚阈值区中阈值电压波动的发生概率之间的关系的特性图。如图6所示，确认了在亚阈值区中的阈值电压波动的发生概率在钛膜16的厚度为50nm以下时增加，在钛膜16的厚度为200nm以上时变得非常大。另一方面，确认了在钛膜16的厚度为80nm以上且150nm以下时，在亚阈值区中不发生阈值电压波动。

在本发明中，在亚阈值区中也可以使阈值电压不发生波动的理由是，利用设置在源极14(布线层)的下层的钛膜16完全覆盖层间绝缘膜10，源极14与层间绝缘膜10不接触。例如，在上述专利文献1中，由于将钛膜作为接触部的阻障金属(Barrier metal)和肖特基电极使用，因此在与碳化硅半导体部接触的部分以外(即，在布线层与层间绝缘膜之间)不一定需要钛膜。因此，在上述专利文献1中，如上述专利文献1中的图1公开那样，在栅极的上方有在层间绝缘膜上未设置钛膜的部分，在该部分中，布线层与层间绝缘膜接触。这样，在布线层与层间绝缘膜接触的结构中，在向栅极施加了负电压时观测到较大的阈值电压的波动。即，即使是仅有少量的布线层与层间绝缘膜接触时，引起阈值电压波动的物质(氢原子或氢离子)也会通过层间绝缘膜和栅极绝缘膜在栅极绝缘膜和碳化硅半导体部的界面(SiO₂/SiC界面)扩散，产生阈值电压波动。

以上，在本发明中，在实施方式1、2、4～6中虽然以SiC-纵向型MOSFET为例进行了说明，但也可以应用于SiC-横向型MOSFET及SiC-IGBT等其他的MOS型碳化硅半导体装置，具有同样的效果。此外，在实施方式3中虽然以SiC-IGBT为例进行了说明，但也可以应用于SiC-MOSFET等其他的MOS型碳化硅半导体装置，具有同样的效果。此外，即使在采用沟槽栅极结构代替平面栅极结构时也具有同样的效果。此外，也可以采用不设置p^-型阱层，而在作为基区发挥作用的p^-型半导体区的内部选择性地形成p⁺型接触区和n⁺型源区的结构。此外，本发明对于例如在碳化硅半导体的四层周期六方晶系(4H-SiC)中的(000-1)面形成沟道的元件(即，将C面作为芯片正面的元件)特别有效，而在其他的面方位(例如(0001)面(所谓的Si面)、(11-20)面、(03-38)面)上形成沟道的元件也具有同样的效果。此外，在上述的各实施方式中，例如可以根据所要求的规格等对各部分的尺寸和杂质浓度等进行各种设定。

如上所述，本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法对在逆变器和切换用电源装置等中使用的功率半导体装置有用。