一种半导体器件及其制造方法和电子装置与流程

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术：

在半导体技术领域中，随着射频电路(rf)工作频率和集成度的提高，衬底材料对电路性能的影响越来越大。绝缘体上硅(soi)衬底因其良好的电学性能和与cmos工艺兼容的特点，在射频电路等领域得到了广泛的应用。

现有的双面薄soi工艺中，在正面做嵌入式ipd工艺的时候，需要加做几层厚的cu层，会增加整片晶圆的应力，导致工艺的异常，以及使制备工艺繁琐、显著增加成本。

因此，为解决现有技术中的上述技术问题，有必要提出一种新的半导体器件及其制造方法和电子装置。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明实施例提供了一种半导体器件的制造方法，所述方法包括：

提供第一衬底，所述第一衬底具有第一表面和与之相对的第二表面，在所述第一衬底的第一表面一侧形成有功能材料层，在所述功能材料层内形成有晶体管和第一互连结构；

形成内嵌于所述功能材料层表面的第一顶部金属层、第二顶部金属层和第三顶部金属层，所述第一顶部金属层与所述第一互连结构电 连接；

提供第二衬底，将所述第二衬底与所述第一衬底表面的所述功能材料层相接合；

从所述第二表面一侧对所述第一衬底进行减薄处理；

同时形成第二金属层和导电插塞，所述第二金属层和所述导电插塞从所述第一衬底的所述第二表面一侧形成，并且所述第二金属层与所述第二顶部金属层电连接，所述导电插塞与所述第三顶部金属层电连接。

可选地，所述方法还包括：

在所述第二表面一侧同时形成底部金属层和焊盘层，其中所述底部金属层位于所述第二金属层的下方，所述焊盘层位于所述导电插塞的下方。

可选地，所述方法还进一步包括：

在所述底部金属层和所述焊盘层的下方形成钝化层，以覆盖所述底部金属层和所述焊盘层；

图案化所述钝化层，以露出部分所述焊盘层。

可选地，所述第一衬底为绝缘体上硅衬底，包括自下而上的体硅、氧化埋层和顶层硅。

可选地，形成所述第二金属层和所述导电插塞的方法包括：

从所述第一衬底的所述第二表面开始，依次刻蚀氧化埋层和介电层至露出所述第二顶部金属层和所述第三顶部金属层，以形成开口；

在所述开口中填充金属材料，以形成所述第二金属层和所述导电插塞。

可选地，所述第一衬底包射频器件区域、集成无源器件区域和焊盘区域，所述晶体管、第一互连结构和射频器件形成于所述射频器件区域，所述第二顶部金属层和第二金属层形成于所述集成无源器件区域，所述第三顶部金属层和所述导电插塞形成于所述焊盘区域。

可选地，所述第二顶部金属层呈平面螺旋的曲线结构。

本发明还提供了一种半导体器件，所述半导体器件包括：

第一衬底，所述第一衬底具有第一表面和与之相对的第二表面，在所述第一衬底的第一表面一侧形成有功能材料层，在所述功能材料 层内形成有晶体管和第一互连结构；

第一顶部金属层，位于所述功能材料层内并且位于所述第一互连结构的上方，所述第一顶部金属层与所述第一互连结构电连接；

第二顶部金属层和第三顶部金属层，位于所述功能材料层内并且位于所述第一顶部金属层的外侧；

第二金属层，形成于所述第一衬底的所述第二表面，位于所述第二顶部金属层的下方并且与所述第二顶部金属电连接；

导电插塞，形成于所述第一衬底的所述第二表面，位于所述第三顶部金属层的下方并且与所述第三顶部金属电连接；

第二衬底，所述第二衬底与所述第一衬底表面的所述功能材料层相接合。

可选地，所述半导体器件还包括底部金属层和焊盘层，其中所述底部金属层位于所述第二金属层的下方并与所述第二金属层电连接，所述焊盘层位于所述导电插塞的下方并与所述导电插塞电连接。

可选地，所述半导体器件还包括底部金属层和焊盘层，其中所述底部金属层位于所述第二金属层的下方，所述焊盘层位于所述导电插塞的下方。

可选地，所述半导体器件还包括覆盖所述第一衬底的所述第二表面但暴露出所述焊盘的打线区的钝化层。

可选地，其特征在于，所述第一衬底为绝缘体上硅衬底。

本发明提供了一种电子装置，包括上述的半导体器件。

为了解决目前工艺中存在的问题，本发明在所述半导体器件制备中对工艺步骤中的顺序进行改变，不再是先形成导电插塞然后再形成第二顶部金属层的步骤，而是在形成第一互连结构上方的第一顶部金属层时同时形成第二顶部金属层(用于形成无源器件)和第三顶部金属层(用于电连接第二互连结构)，在形成所述第二顶部金属层和第三顶部金属层之后，再同时形成第二金属层和导电插塞，分别与所述第二顶部金属层和第三顶部金属层电连接，将形成第二金属层的工艺和形成所述导电插塞的工艺进行整合，解决了需要多个步骤形成不同器件的金属层的步骤，使得工艺步骤更加简单，降低了工艺中应力，进一步降低半导体器件的成本，还可以提高了器件的性能和良率。

本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图；

图2a-图2e为本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；

图3示出了根据本发明一实施方式的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些 术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详 细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

本发明为了解决目前工艺存在的问题，提供了一种半导体器件的制造方法，所述方法包括：

提供第一衬底，所述第一衬底具有第一表面和与之相对的第二表面，在所述第一衬底的第一表面一侧形成有功能材料层，在所述功能材料层内形成有晶体管和第一互连结构；

形成内嵌于所述功能材料层表面的第一顶部金属层、第二顶部金属层和第三顶部金属层，所述第一顶部金属层与所述第一互连结构电连接；

提供第二衬底，将所述第二衬底与所述第一衬底表面的所述功能材料层相接合；

从所述第二表面一侧对所述第一衬底进行减薄处理；

同时形成第二金属层和导电插塞，所述第二金属层和所述导电插塞从所述第一衬底的所述第二表面一侧形成，并且所述第二金属层与所述第二顶部金属层电连接，所述导电插塞与所述第三顶部金属层电连接。

形成所述第二金属层和所述导电插塞的方法包括：

从所述第一衬底的所述第二表面开始，依次刻蚀氧化埋层和介电层至露出所述第二顶部金属层和所述第三顶部金属层，以形成开口；

在所述开口中填充金属材料，以形成所述第二金属层和所述导电插塞。

其中，在本发明中所述半导体器件的集成度高，不仅形成有射频器件还形成有无源器件以及包含焊盘的结构(例如静电保护结构)，因此在制备过程中如何将所有工艺进行整合使所有工艺都能够彼此兼容成为需要特别关注的问题。

为了解决目前工艺中存在的问题，

本发明在所述半导体器件制备中对工艺步骤中的顺序进行改变，不再是先形成导电插塞然后再形成第二顶部金属层的步骤，而是在形 成第一互连结构上方的第一顶部金属层时同时形成第二顶部金属层(用于形成无源器件)和第三顶部金属层(用于电连接第二互连结构)，在形成所述第二顶部金属层和第三顶部金属层之后，再同时形成第二金属层和导电插塞，分别与所述第二顶部金属层和第三顶部金属层电连接，将形成第二金属层的工艺和形成所述导电插塞的工艺进行整合，解决了需要多个步骤形成不同器件的金属层的步骤，使得工艺步骤更加简单，降低了工艺中应力，进一步降低半导体器件的成本，还可以提高了器件的性能和良率。

本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。

实施例一

下面，参照图1以及图2a至图2e来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图1为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图，具体地包括：

步骤s1：提供第一衬底，所述第一衬底具有第一表面和与之相对的第二表面，在所述第一衬底的第一表面一侧形成有功能材料层，在所述功能材料层内形成有晶体管和第一互连结构；

步骤s2：形成内嵌于所述功能材料层表面的第一顶部金属层、第二顶部金属层和第三顶部金属层，所述第一顶部金属层与所述第一互连结构电连接；

步骤s3：提供第二衬底，将所述第二衬底与所述第一衬底表面的所述功能材料层相接合；

步骤s4：从所述第二表面一侧对所述第一衬底进行减薄处理；

步骤s5：同时形成第二金属层和导电插塞，所述第二金属层和所述导电插塞从所述第一衬底的所述第二表面一侧形成，并且所述第二金属层与所述第二顶部金属层电连接，所述导电插塞与所述第三顶部金属层电连接。

本实施例的半导体器件的制造方法，具体包括如下步骤：

执行步骤一，提供第一衬底100，所述第一衬底具有第一表面和与之相对的第二表面，在所述第一衬底的第一表面一侧形成有功能材料层，在所述功能材料层内形成有晶体管1011和第一互连结构；形成内嵌于所述功能材料层表面的第一顶部金属层1012、第二顶部金属层102和第三顶部金属层103，所述第一顶部金属层与所述第一互连结构电连接。

如图2a所示，提供第一衬底100，在所述第一衬底100的第一表面一侧形成包括晶体管1011和位于其上方的第一互连结构的前端器件。

在所述前端器件的所述第一互连结构的外侧还形成有后续工艺中将要形成的无源器件的顶部金属层，即第二顶部金属层102和将要形成的第二互连结构上方的顶部金属层，即第三顶部金属层103，其中，所述第二顶部金属层和第三顶部金属层的形成与所述第一顶部金属层同时形成。

具体地，第一衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，本实施例中，第一衬底100为绝缘体上硅(soi)，包括自下而上的体硅1001、氧化埋层1002和顶层硅1003。

其中，所述第一衬底包射频器件区域(rf)、集成无源器件区域(integratedpassivedevice，ipd)和焊盘区域(pad)。

其中，在本发明所述半导体器件中后续步骤中形成的底部金属层、第二金属层和该步骤中形成的第二顶部金属层共同构成无源器件，后续步骤中形成的焊盘层、导电插塞构成第二互联结构并与第三顶部金属层电连接，所述晶体管1011和第一互连结构与所述第一顶部金属层形成前端器件。

其中，所述前端器件包括射频器件并形成于所述射频器件区域，所述无源器件位于所述集成无源器件区域，所述第二互连结构位于所述焊盘区域。

可选地，所述无源器件可以包括金属-绝缘层-金属电容(mim)、螺旋电感器等。

作为示例，在第一衬底的第一表面上还形成有射频器件。在本实施例中，晶体管1011用于构成各种电路，射频器件用于形成射频组件或模块，第一互连结构用于连接晶体管1011、射频器件以及前端器件中的其他组件。

其中，晶体管1011可以为普通晶体管、高k金属栅极晶体管、鳍型晶体管或其他合适的晶体管。第一互连结构可以包括金属层(例如铜层或铝层)、金属插塞等。射频器件可以包括电感(inductor)等器件。

除包括晶体管1011、射频器件和第一互连结构外，前端器件还可以包括其他各种可行的组件，例如电阻、电容、mems器件等，在此并不进行限定。

其中，前端器件中的各个组件的具体结构和形成方法，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。

其中，所述第二顶部金属层和所述第三顶部金属层可在所述第一顶部金属层制作的同时形成，其形成方法可以选用常规的制备方法，例如在形成功能材料层，例如介电层，然后对所述介电层进行图案化，以形成开口并选用导电材料填充所述开口，依次形成各个金属层和导电插塞，以形成所述互联结构，在形成所述顶部金属层之后进一步沉积介电层，以覆盖所述顶部金属层并平坦化，如图2a所示。

其中，所述第一顶部金属层、第二顶部金属层和所述第三顶部金属层选用金属材料al，所述金属材料al的沉积方法可以为化学气相沉积(cvd)法、物理气相沉积(pvd)法或原子层沉积(ald)法等形成的低压化学气相沉积(lpcvd)、激光烧蚀沉积(lad)以及选择外延生长(seg)中的一种，在本发明中优选为物理气相沉积(pvd)法。

执行步骤二，提供第二衬底200，将所述第二衬底与所述第一衬底表面的所述功能材料层相接合。

具体地，如图2b所示，在本实施例中，第二衬底200可以为半导体衬底或者承载衬底(carrierwafer)。

可选地，在该实施例中所述第二衬底200为承载衬底(carrier wafer)，用于在后续对第一衬底100进行减薄处理的工艺以及其他后续工艺中承载和保护前端器件。

进一步，第二衬底200可以为普通硅衬底或其他合适的衬底，在此并不进行限定。

通过键合工艺将将所述第二衬底与所述第一衬底表面的所述功能材料层相接合(键合)，如图2b所示。其中，键合工艺可采用本领域技术人员熟知的任何方法进行，例如氧化物熔融键合工艺等。

执行步骤三，从所述第二表面一侧对所述第一衬底进行减薄处理。

具体地，如图2c所示，所述第一衬底100为soi衬底，该减薄处理停止于位于soi衬底内的氧化埋层1002之上。

其中，所述减薄处理可以为cmp(化学机械研磨)或其他合适的方法。

执行步骤四，同时形成第二金属层105和导电插塞104，所述第二金属层和所述导电插塞从所述第一衬底的所述第二表面一侧形成，并且所述第二金属层105与所述第二顶部金属层102电连接，所述导电插塞104与所述第三顶部金属层103电连接。

具体地，如图2d所示，在所述第一衬底的所述第二表面一侧形成所述第二金属层105，同时形成所述导电插塞104的方法包括：

首先，从所述第一衬底的所述第二表面开始，依次刻蚀氧化埋层和介电层至露出所述第二顶部金属层和所述第三顶部金属层，以形成开口；

接着，在所述开口中填充金属材料，以形成所述第二金属层和所述导电插塞。

具体地，如图2d所示，从所述第一衬底100的所述第二表面开始，刻蚀所述第一衬底100，直到暴露所述顶部金属层，以形成开口。

示例性地，所述第一衬底100为soi衬底时，从所述第一衬底100的所述第二表面开始，依次刻蚀氧化埋层1002和介电层，直到暴露所述顶部金属层。

其中，对于氧化埋层1002的刻蚀既可以采用干法刻蚀也可以采用湿法刻蚀。干法刻蚀能够采用基于氟化碳气体的各向异性刻蚀法。湿法刻蚀能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(bufferoxideetchant(boe))或氢氟酸缓冲溶液(buffersolutionofhydrofluoricacid(bhf))，刻蚀停止于顶部金属层上。

然后在所述开口中填充金属材料，以形成导电插塞和所述第二金属层。

其中，所述金属材料可以选用铜、金、银、钨及其他类似材料，在该实施例中选用金属铜作为导电材料，可以通过物理气相沉积(pvd)、化学气相沉积(cvd)或者电化学镀铜(ecp)的方法填充所述开口。

作为优选，在该实施例中，为了减小因寄生电阻和寄生电容引起的rc迟延时间，在本发明中在沉积所述金属材料之间，还包括在所述开口中形成阻挡层(图中未示出)的步骤。

进一步，在本发明中可以形成铜阻挡层(copperbarrier)，所述铜阻挡层(copperbarrier)的形成方法可以为主要选用物理气相沉积法和化学气相沉积法，具体地，可以选用蒸发、电子束蒸发、等离子体喷射沉积以及溅射，在本发明中优选等离子体喷射沉积以及溅射法形成所述铜阻挡层。所述铜阻挡层的厚度并不局限于某一数值或者范围内，可以根据需要进行调整。

然后选用金属铜填充所述开口，在该实施例中优选电化学镀铜(ecp)的方法填充所述沟槽，在本发明中需要填充所述沟槽，因此在电镀时需要使用添加剂，所述添加剂为平坦剂(leveler)，加速剂(acceleratore)和抑制剂(suppressor)。

作为优选，在形成所述金属铜形成后还可以进一步包含退火的步骤，退火可以在80-160℃下进行2-4小时，以促使同重新结晶，长大晶粒，降低电阻和提高稳定性。

其中，在本发明中所述半导体器件的集成度高，不仅形成有射频器件还形成有无源器件以及包含焊盘的结构(例如静电保护结构)，因此在制备过程中如何将所有工艺进行整合使所有工艺都能够彼此兼容成为需要特别关注的问题。

本发明在所述半导体器件制备中对工艺步骤中的顺序进行改变，不再是先形成导电插塞然后再形成第二顶部金属层的步骤，而是在形成第一互连结构上方的第一顶部金属层时同时形成第二顶部金属层(用于形成无源器件)和第三顶部金属层(用于电连接第二互连结构)，在形成所述第二顶部金属层和第三顶部金属层之后，再同时形成第二金属层和导电插塞，分别与所述第二顶部金属层和第三顶部金属层电连接，将形成第二金属层的工艺和形成所述导电插塞的工艺进行整合，解决了需要多个步骤形成不同器件的金属层的步骤，使得工艺步骤更加简单，降低了工艺中应力，进一步降低半导体器件的成本，还可以提高了器件的性能和良率。

本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。

执行步骤五，在所述第二表面一侧的所述第二金属层下方形成底部金属层107，同时在所述第二表面一侧的第二互连结构的所述导电插塞下方形成焊盘层106。

可选地，如图2e所示，在所述第二表面一侧形成底部金属层107和焊盘层106，其中，所述焊盘层106用于将信号或电源通过第二互连结构以及第一互连结构输入到半导体器件的内部。

其中，焊盘层106的材料可以为铝、铜或其他合适的导电材料。可采用物理气相沉积、化学气相沉积等方法沉积形成。

在该实施例中所述底部金属层107和焊盘层106选用金属铝。

执行步骤六，在所述底部金属层和所述焊盘层的下方形成钝化层，以覆盖所述底部金属层和所述焊盘层；图案化所述钝化层，以露出部分所述焊盘层。

在一个示例中，形成覆盖所述第一衬底100的所述第二表面但暴露出所述焊盘层106的打线区的钝化层108。

其中，钝化层108用于保护第一衬底100以及焊盘层106。钝化层108的材料可以为氮化硅或其他合适的材料。可采用化学气相沉积 等方法沉积形成钝化层108。

至此，完成了本实施例的半导体器件的制造方法的关键步骤的介绍。通过上述步骤，形成了双面薄soi(绝缘体上硅)的结构。接下来还可以根据现有的各种方法来完成整个半导体器件的制造。

为了解决目前工艺中存在的问题，本发明在所述半导体器件制备中对工艺步骤中的顺序进行改变，不再是先形成导电插塞然后再形成第二顶部金属层的步骤，而是在形成第一互连结构上方的第一顶部金属层时同时形成第二顶部金属层(用于形成无源器件)和第三顶部金属层(用于电连接第二互连结构)，在形成所述第二顶部金属层和第三顶部金属层之后，再同时形成第二金属层和导电插塞，分别与所述第二顶部金属层和第三顶部金属层电连接，将形成第二金属层的工艺和形成所述导电插塞的工艺进行整合，解决了需要多个步骤形成不同器件的金属层的步骤，使得工艺步骤更加简单，降低了工艺中应力，进一步降低半导体器件的成本，还可以提高了器件的性能和良率。

实施例二

本发明实施例提供一种半导体器件，其采用前述实施例一中的制造方法制备获得。该半导体器件，可以为包括射频(rf)器件的集成电路或集成电路中间产品。

下面，参照图2e来描述本发明实施例提出的半导体器件的一种结构。其中，图2e为本发明实施例的半导体器件的结构的一种剖视图。

如图2e所示，本实施例的半导体器件包括：

第一衬底100，所述第一衬底具有第一表面和与之相对的第二表面，在所述第一衬底的第一表面一侧形成有功能材料层，在所述功能材料层内形成有晶体管1011和第一互连结构，所述第一互连结构的上方设置有第一顶部金属层1012，在所述第一顶部金属层1012的外侧相互间隔有第二顶部金属层102和第三顶部金属层103，在所述第二顶部金属层的下方设置有第二金属层105，在所述第三顶部金属层的下方设置有导电插塞104；

第二衬底200，所述第二衬底与与所述第一衬底表面的所述功能材料层相接合。

具体地，第一衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，本实施例中，第一衬底100为绝缘体上硅(soi)，包括自下而上的体硅1001、氧化埋层1002和顶层硅1003。

可选地，所述半导体器件还包括底部金属层107和焊盘层106，其中所述底部金属层位于所述第二金属层的下方，所述焊盘层位于所述导电插塞的下方。

其中，所述底部金属层、所述第二金属层和第二顶部金属层共同构成无源器件，所述焊盘层、导电插塞构成第二互联结构并与第三顶部金属层电连接，所述晶体管1011和第一互连结构与所述第一顶部金属层形成前端器件。

其中，所述第一衬底包射频器件区域(rf)、集成无源器件区域(integratedpassivedevice，ipd)和焊盘区域(pad)，所述前端器件包括射频器件并形成于所述射频器件区域，所述无源器件位于所述集成无源器件区域，所述第二互连结构位于所述焊盘区域。

可选地，所述无源器件可以包括金属-绝缘层-金属电容(mim)、螺旋电感器等。

作为示例，在第一衬底的第一表面上还形成有射频器件。在本实施例中，晶体管1011用于构成各种电路，射频器件用于形成射频组件或模块，第一互连结构用于连接晶体管1011、射频器件以及前端器件中的其他组件。

其中，晶体管1011可以为普通晶体管、高k金属栅极晶体管、鳍型晶体管或其他合适的晶体管。第一互连结构可以包括金属层(例如铜层或铝层)、金属插塞等。射频器件可以包括电感(inductor)等器件。

除包括晶体管1011、射频器件和第一互连结构外，前端器件还可以包括其他各种可行的组件，例如电阻、电容、mems器件等，在此并不进行限定。

其中，前端器件中的各个组件的具体结构和形成方法，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。

其中，所述第二顶部金属层和所述三顶部金属层可在所述第一顶部金属层制作的同时形成，其形成方法可以选用常规的制备方法，例如在形成介电层，然后对所述介电层进行图案化，以形成开口并选用导电材料填充所述开口，依次形成各个金属层和导电插塞，以形成所述互联结构，在形成所述顶部金属层之后进一步沉积介电层，以覆盖所述顶部金属层并平坦化，如图2a所示。

其中，所述顶部金属层选用金属材料al，所述金属材料al的沉积方法可以为化学气相沉积(cvd)法、物理气相沉积(pvd)法或原子层沉积(ald)法等形成的低压化学气相沉积(lpcvd)、激光烧蚀沉积(lad)以及选择外延生长(seg)中的一种，在本发明中优选为物理气相沉积(pvd)法。

其中，第二衬底200可以为半导体衬底或者承载衬底(carrierwafer)。

可选地，在该实施例中所述第二衬底200为承载衬底(carrierwafer)，用于在后续对第一衬底100进行减薄处理的工艺以及其他后续工艺中承载和保护前端器件。

进一步，第二衬底200可以为普通硅衬底或其他合适的衬底，在此并不进行限定。

通过键合工艺将第二衬底200的一侧与第一衬底100的所述功能材料层相接合(键合)，如图2b所示。其中，键合工艺可采用本领域技术人员熟知的任何方法进行，例如氧化物熔融键合工艺等。

在所述第一衬底的所述第二表面一侧形成有与所述无源器件的顶部金属层电连接(第二顶部金属层)的第二金属层105，同时形成有与第二互连结构上方的第三顶部金属层电连接的导电插塞104。

其中，所述导电插塞和所述第二金属层可以选用铜、金、银、钨及其他类似材料，在该实施例中选用金属铜作为导电材料，可以通过物理气相沉积(pvd)、化学气相沉积(cvd)或者电化学镀铜(ecp)的方法填充所述开口。

作为优选，在该实施例中，为了减小因寄生电阻和寄生电容引起 的rc迟延时间，在本发明中在沉积所述金属材料之间，还包括在所述开口中形成的阻挡层。

进一步，在本发明中可以形成铜阻挡层(copperbarrier)，所述铜阻挡层的厚度并不局限于某一数值或者范围内，可以根据需要进行调整。

本发明在所述半导体器件制备中对工艺步骤中的顺序进行改变，不再是先形成导电插塞然后再形成第二顶部金属层的步骤，而是在形成第一互连结构上方的第一顶部金属层时同时形成第二顶部金属层(用于形成无源器件)和第三顶部金属层(用于电连接第二互连结构)，在形成所述第二顶部金属层和第三顶部金属层之后，再同时形成第二金属层和导电插塞，分别与所述第二顶部金属层和第三顶部金属层电连接，将形成第二金属层的工艺和形成所述导电插塞的工艺进行整合，解决了需要多个步骤形成不同器件的金属层的步骤，使得工艺步骤更加简单，降低了工艺中应力，进一步降低半导体器件的成本，还可以提高了器件的性能和良率。

在所述第二表面一侧的所述第二金属层下方形成有底部金属层107，同时在所述第二表面一侧的所述导电插塞下方形成有焊盘层106。

其中，所述焊盘层106用于将信号或电源通过第二互连结构以及第一互连结构输入到半导体器件的内部。

其中，焊盘层106的材料可以为铝、铜或其他合适的导电材料。可采用物理气相沉积、化学气相沉积等方法沉积形成。

在该实施例中所述底部金属层107和焊盘层106选用金属铝。

在所述底部金属层和所述焊盘层的下方形成有钝化层，以覆盖所述底部金属层和所述焊盘层。

其中，钝化层108用于保护第一衬底100以及焊盘层106。钝化层108的材料可以为氮化硅或其他合适的材料。可采用化学气相沉积等方法沉积形成钝化层108。

本实施例的半导体器件，可以为射频前端模块或其他电路或模块。由于该半导体器件的性能得到提升，因而可以满足更多应用环境下对器件性能的需求。

实施例三

本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件包括根据实施例二所述的半导体器件的制造方法制造的半导体器件，或包括实施例一所述的半导体器件。

该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、vcd、dvd、导航仪、照相机、摄像机、录音笔、mp3、mp4、psp等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。

其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。

其中所述移动电话手机包括前述的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件，所述半导体器件不再是先形成导电插塞然后再形成第二顶部金属层的步骤，而是在形成第一互连结构上方的第一顶部金属层时同时形成第二顶部金属层(用于形成无源器件)和第三顶部金属层(用于电连接第二互连结构)，在形成所述第二顶部金属层和第三顶部金属层之后，再同时形成第二金属层和导电插塞，分别与所述第二顶部金属层和第三顶部金属层电连接，将形成第二金属层的工艺和形成所述导电插塞的工艺进行整合，解决了需要多个步骤形成不同器件的金属层的步骤，使得工艺步骤更加简单，降低了工艺中应力，进一步降低半导体器件的成本，还可以提高了器件的性能和良率。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。