栅介电层的制造方法与流程

本发明涉及一种介电层的制造方法，且特别是涉及一种栅介电层的制造方法。

背景技术：

在目前栅介电层的制作中，为了降低作为栅介电层的氧化物层的等效氧化物厚度(equivalentoxidethickness,eot)，会对氧化物层进行去耦等离子体氮化(decoupledplasmanitridation，dpn)制作工艺。然而，去耦等离子体氮化制作工艺虽然可降低氧化物层的等效氧化物厚度，但是由于氮化位置较深，甚至会在栅介电层与基底的界面产生氮化，因而导致漏电流增加。

因此，如何制作出可同时具有较低的等效氧化物厚度与较低漏电流的栅介电层为目前业界不断努力的目标。

技术实现要素：

本发明提出一种栅介电层的制造方法，其可同时降低等效氧化物厚度(equivalentoxidethickness，eot)与漏电流。

本发明提供一种栅介电层的制造方法，包括下列步骤。提供氧化物层。在n2o的环境中，对氧化物层进行第一回火制作工艺。在进行第一回火制作工艺之后，在nh3的环境中，对氧化物层进行第二回火制作工艺。

依照本发明的一实施例所述，在上述栅介电层的制造方法中，氧化物层的材料例如是氧化硅。

依照本发明的一实施例所述，在上述栅介电层的制造方法中，氧化物层的形成方法例如是热氧化法、化学气相沉积法(cvd)、原子层沉积法(ald)或临场蒸气产生法(in-situsteamgeneration，issg)。

依照本发明的一实施例所述，在上述栅介电层的制造方法中，通过第一回火制作工艺可在氧化物层上形成保护层。

依照本发明的一实施例所述，在上述栅介电层的制造方法中，保护层的 材料例如是氮氧化硅(sinox)。

依照本发明的一实施例所述，在上述栅介电层的制造方法中，第一回火制作工艺的温度可为900℃至1050℃。

依照本发明的一实施例所述，在上述栅介电层的制造方法中，第一回火制作工艺的时间可为5秒至30秒。

依照本发明的一实施例所述，在上述栅介电层的制造方法中，通过第二回火制作工艺可对氧化物层进行氮化处理。

依照本发明的一实施例所述，在上述栅介电层的制造方法中，第二回火制作工艺的温度可为800℃至950℃。

依照本发明的一实施例所述，在上述栅介电层的制造方法中，第二回火制作工艺的时间可为20秒至60秒。

基于上述，通过本发明所提出的栅介电层的制造方法，在n2o的环境中，对氧化物层进行第一回火制作工艺之后，会在氧化物层上形成保护层。因此，在nh3的环境中，利用第二回火制作工艺对氧化物层进行氮化制作工艺时，可通过保护层来防止氮化位置过深所导致的漏电流。如此一来，除了可通过第二回火制作工艺对氧化物层进行氮化而降低等效氧化物厚度之外，同时更可通过第一回火制作工艺所形成的保护层来防止氮化位置过深所导致的漏电流，进而可提升具有此栅介电层的半导体元件的电性表现。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1为本发明一实施例的栅介电层的制造流程图；

图2a至图2c为本发明一实施例的栅介电层的制造流程剖视图；

图3为本发明一实施例的金属氧化物半导体晶体管的剖视图；

图4为本发明另一实施例的金属氧化物半导体晶体管的剖视图。

符号说明

100：氧化物层

102：基底

104：保护层

106：栅介电层

200、300：金属氧化物半导体晶体管

202、302：基底

204：掺杂多晶硅栅极

206、308：间隙壁

208、310：掺杂区

210、312：轻掺杂区

304：介电层

306：金属栅极结构

314：高介电常数介电层

316：功函数金属层

318：金属栅极层

n：氮化部分

s100、s102、s104：步骤

具体实施方式

图1为本发明一实施例的栅介电层的制造流程图。图2a至图2c为本发明一实施例的栅介电层的制造流程剖视图。

请同时参照图1及图2a，进行步骤s100，提供氧化物层100。举例来说，可将氧化物层100提供于基底102上。基底102例如是硅基底。氧化物层100的材料例如是氧化硅。氧化物层100的形成方法例如是热氧化法、化学气相沉积法(cvd)、原子层沉积法(ald)或临场蒸气产生法(issg)。

请同时参照图1及图2b，进行步骤s102，在n2o的环境中，对氧化物层100进行第一回火制作工艺。通过第一回火制作工艺可在氧化物层100上形成保护层104。保护层100可防止后续对氧化物层100进行氮化的位置过深所导致的漏电流。保护层104的材料例如是氮氧化硅(sinox)。

此外，若是在n2的环境中，对氧化物层100进行第一回火制作工艺，由于n2过于稳定，因此会使得所形成的保护层不具有保护效果。另外，若是在o2的环境中，对氧化物层100进行第一回火制作工艺，则会提高等效氧化物厚度。相较于此，在此实施例中，由于是在n2o的环境中，对氧化物层100进行第一回火制作工艺，因此所形成保护层100具有较佳的保护效果， 且可防止等效氧化物厚度过厚的情况。

第一回火制作工艺的温度可为900℃至1050℃。在第一回火制作工艺的温度小于900℃的情况下，则保护层104的氮化程度不足，会导致保护层104的保护效果不佳。此外，1050℃为目前机台的高温限制。第一回火制作工艺的时间可为5秒至30秒。在第一回火制作工艺的时间小于5秒的情况下，则保护层104的氮化程度不足，会导致保护层104的保护效果不佳。在第一回火制作工艺的时间大于30秒的情况下，则会提高等效氧化物厚度。

请同时参照图1及图2c，进行步骤s104，在进行第一回火制作工艺之后，在nh3的环境中，对氧化物层100进行第二回火制作工艺。通过第二回火制作工艺可对氧化物层100进行氮化处理，而在氧化物层100中形成氮化部分n(在图2c中，以符号“n”示意性地表示氮化部分)，而可提高氧化物层100的介电常数，进而可有效地降低等效氧化物厚度。如此一来，经由上述方法所形成的栅介电层106可包括经氮化处理的氧化物层100与保护层104。

第二回火制作工艺的温度可为800℃至950℃。在第二回火制作工艺的温度小于800℃的情况下，会导致氧化物层100的氮化程度不足。在第二回火制作工艺的温度大于950℃的情况下，会使得氮化现象扩散至氧化物层100与基底102的界面而造成漏电流。第二回火制作工艺的时间可为20秒至60秒。在第二回火制作工艺的时间小于20秒的情况下，会导致氧化物层100的氮化程度不足。在第二回火制作工艺的时间大于60秒的情况下，会使得氮化现象扩散至氧化物层100与基底102的界面而造成漏电流。

基于上述实施例可知，通过上述栅介电层的制造方法，在n2o的环境中，对氧化物层100进行第一回火制作工艺之后，会在氧化物层100上形成保护层104。因此，在nh3的环境中，利用第二回火制作工艺对氧化物层100进行氮化制作工艺时，可通过保护层104来防止氮化位置过深所导致的漏电流。如此一来，除了可通过第二回火制作工艺对氧化物层100进行氮化而降低等效氧化物厚度之外，同时更可通过第一回火制作工艺所形成的保护层104来防止氮化位置过深所导致的漏电流，进而可提升具有栅介电层106的半导体元件的电性表现。

此外，通过上述栅介电层的制造方法所制造出的栅介电层106可应用于各种不同的半导体元件。举例来说，栅介电层106可应用于金属氧化物半导 体晶体管，如具有掺杂多晶硅栅极的金属氧化物半导体晶体管(图3)或具有高介电常数(high-k)/金属栅极结构的金属氧化物半导体晶体管(图4)。以下，通过图3与图4的金属氧化物半导体晶体管来举例说明上述实施例的栅介电层106的应用。

图3为本发明一实施例的金属氧化物半导体晶体管的剖视图。

请参照图3，金属氧化物半导体晶体管200包括基底202、掺杂多晶硅栅极204、栅介电层106、间隙壁206、掺杂区208与轻掺杂区210。掺杂多晶硅栅极204设置于基底202上。栅介电层106设置于掺杂多晶硅栅极204与基底202之间。间隙壁206设置于掺杂多晶硅栅极204的侧壁上。掺杂区208设置于掺杂多晶硅栅极204两侧的基底202中。轻掺杂区210设置于间隙壁206下方的基底202中。

基于上述实施例可知，由于金属氧化物半导体晶体管200具有由上述栅介电层的制造方法所制造出的栅介电层106，因此可同时降低等效氧化物厚度与漏电流，进而可提升金属氧化物半导体晶体管200的电性表现。

图4为本发明另一实施例的金属氧化物半导体晶体管的剖视图。

请参照图4，金属氧化物半导体晶体管300包括基底302、介电层304、金属栅极结构306、间隙壁308、掺杂区310与轻掺杂区312。介电层304设置于基底302上。金属栅极结构306设置于基底302上且位于基底302中。金属栅极结构306包括依序设置于基底302上的栅介电层106、高介电常数介电层314、功函数金属层316与金属栅极层318。高介电常数介电层314的材料例如是二氧化铪(hfo2)、氧化铝(al2o3)、氧化钇(y2o3)、锆氧化硅(zrsixoy)、铪氧化硅(hfsixoy)、铪氮氧化硅(hfsixoynz)、三氧化二镧(la2o3)、二氧化锆(zro2)、五氧化二钽(ta2o5)、氧化镨(pr2o3)或二氧化钛(tio2)。间隙壁308设置于金属栅极结构306的侧壁上且位于介电层304中。掺杂区310设置于金属栅极结构306两侧的基底302中。轻掺杂区310设置于间隙壁308下方的基底302中。

在上述实施例中，金属栅极结构306是通过后形成高介电常数介电层(high-klast)的金属栅极结构制造流程来形成，而形成“u字形”的高介电常数介电层314。然而，在另一实施例中，金属栅极结构306也可通过先形成高介电常数介电层(high-kfirst)的金属栅极结构制造流程来形成，亦即高介电常数介电层可在虚拟栅极形成之前就先形成，由此形成“一字形”的高介电 常数介电层。

基于上述实施例可知，由于金属氧化物半导体晶体管300具有由上述栅介电层的制造方法所制造出的栅介电层106，因此可同时降低等效氧化物厚度与漏电流，进而可提升金属氧化物半导体晶体管300的电性表现。

综上所述，在上述实施例的栅介电层的制造方法中，先在n2o的环境中，对氧化物层进行第一回火制作工艺。接着，在nh3的环境中，利用对氧化物层进行第二回火制作工艺。由此，可同时降低栅介电层的等效氧化物厚度与漏电流，进而可提升使用此栅介电层的半导体元件的电性表现。

虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。