一次编程非挥发性存储胞的制作方法

本发明涉及一种存储胞(memory cell)，且特别是涉及一种一次编程非挥发性存储胞。

背景技术：

众所周知，非挥发性存储器(nonvolatile memory)在断电之后仍旧可以保存其数据内容。一般来说，当非挥发性存储器制造完成并出厂后，使用者即可以编程(program)非挥发性存储器，进而将数据记录在非挥发性存储器中。而根据编程的次数，非挥发性存储器可进一步区分为多次编程的非挥发性存储器(multi-time programming nonvolatile memory，简称MTP存储器)，或者一次编程的非挥发性存储器(one time programming nonvolatile memory，简称OTP存储器)。基本上，使用者可以对MTP存储器进行多次的储存数据修改。相反地，使用者仅可以编程一次OTP存储器。一旦OTP存储器编程完成之后，其储存数据将无法修改。

美国专利US6920067公开一种整合单一多晶硅层非挥发性存储器的集成电路(integrated circuit embedded with single-poly non-volatile memory)，其公开一种OTP存储胞(OTP memory cell)。请参照图1A，其所绘示为现有OTP存储胞的上视图；图1B所绘示为现有OTP存储胞的结构示意图；图1C所绘示为现有OTP存储胞的等效电路图。

如图1A至图1C所示，现有OTP存储胞20包括二个串接(serially connected)的p型晶体管，该二p型晶体管制作于一N型阱区(N-well region，NW)，其连接至一N型阱区电压(N-well voltage，VNW)。再者，第一p型晶体管为浮动栅晶体管(floating gate transistor)，第二p型晶体管为选择晶体管(select transistor)。

在第一p型晶体管中，N型阱区(NW)上方具有一栅极氧化层27，栅极氧化层27上方还包括一浮动栅极(floating gate)26。p型源/漏区域(p type source/drain region)21接收一位线电压(bit line voltage，VBL)。再者，p型源/漏区域22可视为第一p型晶体管的p型源极区域(p type source region)与第二p型晶体管的p型漏极区域(p type drain region)相互连接。

在第二p型晶体管中，N型阱区(NW)上方具有一栅极氧化层(gate oxide layer)25，栅极氧化层25上方还包括一选择栅极(select gate)24，接收一选择栅极电压(select gate voltage，VSG)。p型源/漏区域23接收一源极线电压(source line voltage，VSL)。

基本上，第一p型晶体管的p型源/漏区域21连接至一位线(bit line)用以接收位线电压VBL。第二p型晶体管的选择栅极24连接至一字符线(word line)用以接收选择栅极电压VSG，第二p型晶体管的p型源/漏区域23连接至一源极线(source line)用以接收源极线电压VSL。再者，经由适当地控制选择栅极电压(VSG)、源极线电压(VSL)、位线电压(VBL)、以及N型阱区电压(VNW)即可以对现有OTP存储胞进行编程动作、或者读取动作。

现有OTP存储胞20中，浮动栅晶体管是改良自早期二栅极结构(floating gate transistor with two gate structure)，成为单一栅极结构的浮动栅晶体管(floating gate transistor with single gate structure)。亦即，将早期浮动栅晶体管中的浮动栅极与控制栅极改良成为仅有一个浮动栅极而没有控制栅极的浮动栅晶体管。因此，由图1B的绘示可知，OTP存储胞20中，2个p型晶体管各仅有一个栅极24、26，因此可完全相容于现今标准CMOS晶体管的制作工艺。

众所周知，现今CMOS制作工艺可针对元件的电压操作范围提供不同的制作工艺。举例来说，中电压元件(medium voltage device，MV device)制作工艺可制造出电压应力(voltage stress)较高的晶体管，制作完成的晶体管适用于中压操作(medium voltage operation)。另外，低电压元件(low voltage device)制作工艺可制造出运算速度较快但电压应力较低的晶体管，制作完成的晶体管适用于低压操作(low voltage operation)。举例来说，于中压操作时，晶体管的栅极与源极之间所能承受的电压应力范围约在3.0V～6.5V之间；于低压操作时，晶体管的栅极与源极之间所能承受的电压应力范围约在1.8V～2.0V之间。

基本上，一个集成电路(integrated circuit)中需要具备能够承受高电压应力(voltage stress)的输出入元件(I/O device)，以及操作速度较快的核心元件(core device)。换言之，一个集成电路的制作过程，需要进行中电压元件制作工艺以形成输出入元件(I/O device)，并且需要进行低电压元件制作工艺以行形成核心元件。

再者，现有OTP存储胞，于编程动作时，选择晶体管的栅极与源极之间的电压约为6V。换言之，图1B中存储胞20的二个p型晶体管属于中电压元件。如果想要在低压操作的环境下运作此OTP存储胞20，则需要进一步修改此存储胞20。

请参照图2，其所绘示为现有另一个OTP存储胞示意图。该OTP存储胞30包括一字符线驱动器(word line driver)32与一存储单元(storage unit)34。其中，存储单元34中的二个串接的p型晶体管皆为中电压元件，且与图1C中的OTP存储胞20完全相同，此处不再赘述。

由于该OTP存储胞30为低压操作(low voltage operation)。为了能够控制第二p型晶体管(选择晶体管)，OTP存储胞30中需要利用一字符线驱动器32将较低的字符线电压VWL(word line voltage)提高至选择栅极电压VSG。如此，于OTP存储胞30的第二p型晶体管(选择晶体管)才可以正常的运作。其中，字符线驱动器32可以利用准位转换器(level shifter)来实现。

然而，现有OTP存储胞30中另行设计字符线驱动器32会于读取动作或者编程动作时消耗大量电能。

技术实现要素：

本发明提出一种一次编程非挥发性存储胞，连接于一第一控制线与一第二控制线之间，包括：具单栅极结构的一第一浮动栅晶体管，具有一第一端连接至该第二控制线，具有浮接的一浮动栅极；一隔离晶体管，具有一第一端连接至该第一浮动栅晶体管的一第二端，具有一隔离栅极连接至一隔离线；以及一选择晶体管，具有一第一端连接至该隔离晶体管的一第二端，具有一第二端连接至该第一控制线，具有一选择栅极连接至一字符线。

本发明提出一种一次编程非挥发性存储胞，包括：一p型基板，具有一N型阱区位于该p型基板的一第一表面下方；一第一栅极氧化层；一第二栅极氧化层；一第三栅极氧化层；一第一p型源/漏区域，连接至一位线；一第二p型源/漏区域，其中该第一p型源/漏区域与该第二p型源/漏区域位于该第一栅极氧化层二侧的该第一表面下方；一第三p型源/漏区域，其中该第二p型源/漏区域与该第三p型源/漏区域位于该第二栅极氧化层二侧的该第一表面下方；一第四p型源/漏区域，连接至一源极线，其中该第三p型源/漏区域与该第四p型源/漏区域位于该第三栅极氧化层二侧的该第一表面下方；一浮动栅极，覆盖于该第一栅极氧化层上；一隔离栅极，覆盖于该第二栅极氧化层上，且该隔离栅极连接至一隔离线；一选择栅极，覆盖于该第三栅极氧化层上，且该选择栅极连接至一字符线；其中，该第一栅极氧化层的厚度大于该第二栅极氧化层的厚度，且该第一栅极氧化层的厚度大于该第三栅极氧化层的厚度。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附附图，作详细说明如下：

附图说明

图1A至图1C所绘示为现有OTP存储胞的上视图、结构图与等效电路图；

图2为现有另一个OTP存储胞示意图；

图3A至图3C为本发明OTP存储胞的第一实施例的上视图、a1-a2方向剖视图与等效电路图；

图4A至图4C为本发明OTP存储胞的第二实施例的上视图、b1-b2方向剖视图与等效电路图；

图5A与图5B为编程动作与读取动作时第二实施例OTP存储胞的偏压示意图；

图6A为第二实施例OTP存储胞所组成的OTP存储器电路示意图；

图6B为编程OTP存储器电路中的OTP存储胞c11的示意图；

图6C为读取OTP存储器电路中的OTP存储胞c11的示意图；

图7为本发明OTP存储胞的第三实施例的示意图；

图8为本发明OTP存储胞的第四实施例的示意图；

图9为本发明OTP存储胞的第五实施例的示意图。

符号说明

20、30、40、50、75、85、90：OTP存储胞

21、22、23：p型源/漏区域

24、44、60：选择栅极

25、27、45、47、55、57、59：栅极氧化层

41、42a、42b、43、51、52a、52b、53、54：p型源/漏区域

26、46、56：浮动栅极

32：字符线驱动器

34：存储单元

58：隔离栅极

70：OTP存储器电路

c00～c22：OTP存储胞

具体实施方式

第一实施例

请参照图3A～图3C，其所绘示为本发明OTP存储胞的第一实施例。其中，图3A为第一实施例的上视图；图3B为第一实施例的a1-a2方向剖视图；图3C为第一实施例的等效电路图。

如图3A～图3C所示，本发明的OTP存储胞40需利用中电压元件制作工艺于A1区域中形成第一p型晶体管，并且利用低压元件制作工艺于A2区域中形成第二p型晶体管。

进行中电压元件制作工艺时，于P型基板(p substrate)表面上A1区域中形成中压N型阱区(MV N-well region，MV NW)。接着，于中压N型阱区(MV NW)上方形成栅极氧化层47与浮动栅极46。接着，于栅极氧化层47的两侧形成p型源/漏区域41与42a。再者，p型源/漏区域41接收一位线电压(bit line voltage，VBL)。亦即，利用中电压元件制作工艺来形成第一p型晶体管，且第一p型晶体管为一浮动栅晶体管。

再者，进行低电压元件制作工艺时，于P型基板(p substrate)表面上A2区域中形成低压N型阱区(LV NW)。接着，于低压N型阱区(LV NW)上方形成栅极氧化层45与选择栅极44。接着，于栅极氧化层45的两侧形成p型源/漏区域43与42b。再者，p型源/漏区域43接收一源极线电压(VSL)，选择栅极接收一选择栅极电压(VSG)。亦即，利用低电压元件制作工艺来形成第二p型晶体管，且第二p型晶体管为一选择晶体管。

由图3B所示，中压N型阱区(MV NW)与低压N型阱区(LV NW)相互接触，其可视为一个N型阱区连接至一N型阱区电压(N-well voltage，VNW)。再者，二个p型源/漏区域42a与42b相互接触，其可视为一个p型源/漏区域。再者，第一p型晶体管的栅极氧化层47的厚度大于第二p型晶体管的栅极氧化层45的厚度。另外，低压N型阱区(LV NW)的深度浅于(shallower than)中压N型阱区(MV NW)的深度，且p型源/漏区域42b的深度也浅于p型源/漏区域42a的深度。

当然，在其他的实施例中，第一p型晶体管的栅极氧化层47的厚度大于第二p型晶体管的栅极氧化层45的厚度。而低压N型阱区(LV NW)的深度可等于中压N型阱区(MV NW)的深度，且p型源/漏区域42b的深度也等于p型源/漏区域42a的深度。

由以上的说明可知，本发明OTP存储胞40包括二个串接(serially connected)的p型晶体管，该二p型晶体管分别制作于中压N型阱区(MV NW)与低压N型阱区(LV NW)。其中，由于第二p型晶体管的栅极氧化层45的厚度较薄，其临限电压(threshold voltage)较低。因此可控制选择栅极电压VSG与源极线电压VSL的电压差在1.8V～2.0V之间，使其适用于低电压操作。

然而，由于OTP存储胞40进行编程动作时，较大的编程电流(program current)会流经第二p型晶体管(选择晶体管)。于偏压不当时，将使得第二p型晶体管的源漏电压(source-drain voltage)过高，超过其可承受的的电压应力(overstressing)而烧毁。

第二实施例

请参照图4A～图4C，其所绘示为本发明OTP存储胞的第二实施例。其中，图4A为第二实施例的上视图；图4B为第二实施例的b1-b2方向剖视图；图4C为第二实施例的等效电路图。

如图4A～图4C所示，本发明的OTP存储胞50包括三个p型晶体管。其中，利用中电压元件制作工艺于B1区域中形成第一p型晶体管，而利用低压元件制作工艺于B2区域中形成第二p型晶体管与第三p型晶体管。

进行中电压元件制作工艺时，于P型基板(p substrate)表面上的B1区域形成中压N型阱区(MV NW)。接着，于中压N型阱区(MV NW)上方形成栅极氧化层55与浮动栅极56。接着，于栅极氧化层55的两侧形成p型源/漏区域51与52a。再者，p型源/漏区域51接收一位线电压(VBL)。亦即，利用中电压元件制作工艺来形成第一p型晶体管，且第一p型晶体管为一浮动栅晶体管。

再者，进行低电压元件制作工艺时，于P型基板(p substrate)表面上的B2区域形成低压N型阱区(LV NW)。接着，于低压N型阱区(LV NW)上方形成栅极氧化层57、59，并且于二栅极氧化层57、59上分别形成隔离栅极(isolation gate)58与选择栅极60。接着，于二栅极氧化层57、59的两侧形成p型源/漏区域52b、53与54。再者，p型源/漏区域54接收一源极线电压(VSL)，隔离栅极接收一隔离栅极电压(VISO)、选择栅极接收一选择栅极电压(VSG)。亦即，利用低电压元件制作工艺来形成第二p型晶体管与第三p型晶体管，第二p型晶体管为一隔离晶体管，第三p型晶体管为一选择晶体管。

如图4B所示，中压N型阱区(MV NW)与低压N型阱区(LV NW)相互接触，其可视为一个N型阱区连接至一N型阱区电压(VNW)。再者，二个p型源/漏区域52a与52b相互接触，其可视为一个p型源/漏区域。再者，第一p型晶体管的栅极氧化层55的厚度大于第二p型晶体管的栅极氧化层57的厚度；且第一p型晶体管的栅极氧化层55的厚度大于第三p型晶体管的栅极氧化层59的厚度。另外，低压N型阱区(LV NW)的深度浅于(shallower than)中压N型阱区(MV NW)的深度，且p型源/漏区域52b的深度也浅于p型源/漏区域52a的深度。

当然，在其他的实施例中，第一p型晶体管的栅极氧化层55的厚度大于第二p型晶体管的栅极氧化层57的厚度，且第一p型晶体管的栅极氧化层55的厚度大于第三p型晶体管的栅极氧化层59的厚度。而低压N型阱区(LV NW)的深度可等于中压N型阱区(MV NW)的深度，且p型源/漏区域52b的深度也等于p型源/漏区域52a的深度。

根据以上的说明，本发明OTP存储胞50包括三个串接(serially connected)的p型晶体管，第一p型晶体管制作于中压N型阱区(MV NW)，第二p型晶体管与第三p型晶体管制作于低压N型阱区(LV NW)。其中，第二p型晶体管与第三p型晶体管的栅极氧化层57、59的厚度较薄，因此其临限电压(threshold voltage)较低，适用于低电压操作。

由于OTP存储胞50进行编程动作时，编程电流(program current)会流过第二p型晶体管与第三p型晶体管。使得第二p型晶体管与第三p型晶体管的源漏电压(source-drain voltage)皆未超过可承受的电压应力，而可正常运作不会被烧毁。

于第二实施例的OTP存储胞50中，第一p型晶体管的p型源/漏区域51连接至一位线(bit line)用以接收位线电压VBL，第二p型晶体管的隔离栅极58连接至一隔离线用以接收一隔离栅极电压VISO。第三p型晶体管的选择栅极60连接至一字符线(word line)用以接收选择栅极电压VSG，第三p型晶体管的p型源/漏区域54连接至一源极线(source line)用以接收源极线电压VSL。再者，经由适当地控制选择栅极电压(VSG)、源极线电压(VSL)、隔离栅极电压(VISO)、位线电压(VBL)、以及N型阱区电压(VNW)即可以对OTP存储胞50进行编程动作、或者读取动作。

请参照图5A与图5B，其所绘示为编程动作与读取动作时第二实施例OTP存储胞的偏压示意图。

如图5A所示，于编程动作时，位线电压(VBL)为0V、隔离栅极电压(VISO)为Vpp/2、选择栅极电压(VSG)为(Vpp-Vdd)、N型阱区电压(VNW)为Vpp、源极线电压(VSL)为Vpp。其中，第一电压Vpp的范围在6.5V～7.5V之间；第二电压Vdd的范围在0.7V～0.8V之间。

于编程动作时，选择晶体管与隔离晶体管皆开启(turn on)。此时，编程电流(Ip)经过浮动栅晶体管的通道区(channel region)，而热载流子(hot carrier)即可注入浮动栅极56中。

如图5B所示，于读取动作时，位线电压(VBL)为0V、隔离栅极电压(VISO)为0V、选择栅极电压(VSG)为0V、N型阱区电压(VNW)为Vdd、源极线电压(VSL)为Vdd。其中，第二电压Vdd的范围在0.7V～0.8V之间。

在读取动作时，选择晶体管与隔离晶体管皆开启(turn on)。此时，根据浮动栅极56上是否有储存热载流子，将会获得不同的读取电流(Ir)。换句话说，于读取动作时根据读取电流(Ir)的大小即可得知存储胞是否被编程。

请参照图6A，其所绘示为第二实施例OTP存储胞所组成的OTP存储器电路示意图。OTP存储器电路70包括3×3个第二实施例的OTP存储胞c00～c22。

以OTP存储胞c00为例来说明，OTP存储胞c00中包括三个串接的p型晶体管。其中，浮动栅晶体管的第一端连接至位线BL0，浮动栅极为浮接(floating)；隔离晶体管的第一端连接至浮动栅晶体管的第二端，隔离栅极(isolation gate)连接至隔离线ISO0；选择晶体管的第一端连接至隔离晶体管的第二端，第二端连接至源极线SL0，选择栅极(select gate)连接至字符线WL0。其他OTP存储胞c01～c22的连接关系类似不再赘述。

请参照图6B，其所绘示为编程OTP存储器电路中的OTP存储胞c11的示意图。当存储胞c11为选定OTP存储胞时(selected OTP memory cell)，提供于源极线SL0、SL1与SL2上的源极线电压VSL0、VSL1与VSL2为Vpp。提供于位线BL0与BL2上的位线电压VBL0与VBL2为Vpp，提供于位线BL1上的位线电压VBL1为0V。提供于字符线WL0与WL2上的选择栅极线电压VSG0与VSG2为Vpp，提供于字符线WL1上的选择栅极线电压VSG1为(Vpp-Vdd)。提供于隔离线ISO0、ISO1与ISO2上的隔离线电压VISO0、VISO1与VISO2为Vpp/2。提供Vpp的N型阱区电压(VNW)。

因此，仅有存储胞c11被编程，存储胞c11内产生编程电流Ip由源极线SL1流向位线BL1。而其他OTP存储胞皆未被编程。

请参照图6C，其所绘示为读取OTP存储器电路中的OTP存储胞c11的示意图。当存储胞c11为选定OTP存储胞时(selected OTP memory cell)，提供于源极线SL0、SL1与SL2上的源极线电压VSL0、VSL1与VSL2为Vdd。提供于位线BL0与BL2上的位线电压VBL0与VBL2为Vdd，提供于位线BL1上的位线电压VBL1为0V。提供于字符线WL0与WL2上的选择栅极线电压VSG0与VSG2为Vdd，提供于字符线WL1上的择栅极线电压VSG1为0V。提供于隔离线ISO0、ISO1与ISO2上的隔离线电压VISO0、VISO1与VISO2为0V。提供Vdd的N型阱区电压(VNW)。

因此，仅有存储胞c11被读取，存储胞c11内产生读取电流Ir由源极线SL1流向位线BL1。而其他OTP存储胞皆未被读取。

再者，本发明并未限定上述OTP存储器电路70的偏压，在此领域的技术人员也可以针对OTP存储器电路70的偏压进行修改，仍可对OTP存储胞进行低压操作，并实现本发明。

第三实施例

请参照图7，其所绘示为本发明OTP存储胞的第三实施例。相较于第二实施例的OTP存储胞50，本实施例的OTP存储胞75的差异仅有N型阱区(NW)，说明如下。

根据本发明的第三实施例，于提供p型基板时，于p型基板上已经先行完成一N型阱区(NW)。而进行中电压元件制作工艺时，直接于N型阱区(NW)形成第一p型晶体管，作为一浮动栅晶体管。

同理，进行低电压元件制作工艺时，直接于于N型阱区(NW)上方形成第二p型晶体管与第三p型晶体管，分别作为隔离晶体管与选择晶体管。

第四实施例

请参照图8，其所绘示为本发明OTP存储胞的第四实施例。相较于第三实施例的OTP存储胞75，本实施例的OTP存储胞85的差异在于N型阱区(NW)下方还包括一深N型阱区(deep N-well，简称DNW)或者一N型埋层(N-buried layer，简称NBL)。

亦即，于提供p型基板时，于p型基板上已经包括一深N型阱区(DNW)或者一N型埋层(NBL)。而在深N型阱区(DNW)或者N型埋层(NBL)的上方已经形成N型阱区(NW)。接着，再进行中电压元件制作工艺与低电压元件制作工艺。

当然，第四实施例也可以提供具有深N型阱区(DNW)或者一N型埋层(NBL)的p型基板。并且，于进行中电压元件制作工艺与低电压元件制作工艺时，再分别制作中压N型阱区(MV NW)与低压N型阱区(LV NW)。

第五实施例

请参照图9，其所绘示为本发明OTP存储胞的第五实施例。相较于第二实施例的OTP存储胞50，其差异在于多个并联的浮动栅晶体管。

根据本发明的第五实施例，于进行中电压元件制作工艺时，制作多个(例如2个)相互并联的浮动栅晶体管。因此，完成后的OTP存储胞90，将可利用多个浮动栅晶体管来记录一个位(bit)的数据，以提高OTP存储胞90的数据正确性。

根据以上的说明，本发明提出一种OTP存储胞及其相关的存储器电路。OTP存储胞中包括串接的选择晶体管、隔离晶体管与浮动栅晶体管。再者，选择晶体管与隔离晶体管是利用低电压元件制作工艺所制造，可针对选择晶体管与隔离晶体管进行低电压操作(low voltage operation)。

再者，为了保护OTP存储胞中的浮动栅晶体管，于浮动栅极(floating gate)形成后，更可形成一遮蔽金属硅化层(Silicide blocking layer)完全覆盖浮动栅极，其可保护浮动栅极用以延长OTP存储胞的数据维持时间(data retention time)。

再者，本发明的所有实施例中，OTP存储胞皆由p型晶体管来实现，在此技术领域的技术人员也可以利用n型晶体管来实现本发明的OTP存储胞。

综上所述，虽然已结合以上较佳实施例公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应以附上的权利要求所界定的为准。