1.一种一次编程非挥发性存储胞，连接于一第一控制线与一第二控制线之间，包括：
具单栅极结构的一第一浮动栅晶体管，具有一第一端连接至该第二控制线，具有浮接的一浮动栅极；
隔离晶体管，具有一第一端连接至该第一浮动栅晶体管的一第二端，具有一隔离栅极连接至一隔离线；以及
选择晶体管，具有一第一端连接至该隔离晶体管的一第二端，具有一第二端连接至该第一控制线，具有一选择栅极连接至一字符线；
其中，该第一浮动栅晶体管的一栅极氧化层的厚度大于该隔离晶体管的一栅极氧化层的厚度；该第一浮动栅晶体管的该栅极氧化层的厚度大于该选择晶体管的一栅极氧化层的厚度；该第一浮动栅晶体管是利用一中电压元件制作工艺所制造；以及，该选择晶体管与该隔离晶体管是利用一低电压元件制作工艺所制造。
2.如权利要求1所述的一次编程非挥发性存储胞，其中该第一浮动栅晶体管、该隔离晶体管与该选择晶体管接为p型晶体管，且该一第一控制线为一源极线且该第二控制线为一位线。
3.如权利要求1所述的一次编程非挥发性存储胞，还包括：具单栅极结构的一第二浮动栅晶体管，具有一第一端连接至该第一浮动栅晶体管的该第一端，具有一第二端连接至该第一浮动栅晶体管的该第二端，具有浮接的一浮动栅极。
4.一种一次编程非挥发性存储胞，包括：
p型基板，具有一N型阱区位于该p型基板的一第一表面下方；
第一栅极氧化层；
第二栅极氧化层；
第三栅极氧化层；
第一p型源/漏区域，连接至一位线；
第二p型源/漏区域，其中该第一p型源/漏区域与该第二p型源/漏区域位于该第一栅极氧化层二侧的该第一表面下方；
第三p型源/漏区域，其中该第二p型源/漏区域与该第三p型源/漏区域位于该第二栅极氧化层二侧的该第一表面下方；
第四p型源/漏区域，连接至一源极线，其中该第三p型源/漏区域与该第四p型源/漏区域位于该第三栅极氧化层二侧的该第一表面下方；
浮动栅极，覆盖于该第一栅极氧化层上；
隔离栅极，覆盖于该第二栅极氧化层上，且该隔离栅极连接至一隔离线；以及
选择栅极，覆盖于该第三栅极氧化层上，且该选择栅极连接至一字符线；
其中，该第一栅极氧化层的厚度大于该第二栅极氧化层的厚度，且该第一栅极氧化层的厚度大于该第三栅极氧化层的厚度；
其中，该N型阱区包括：中压N型阱区与低压N型阱区；中压N型阱区位于该第一栅极氧化层下方；低压N型阱区位于该第二栅极氧化层与该第三栅极氧化层下方，且该中压N型阱区与该低压N型阱区互相接触；
其中，该p型基板，该中压N型阱区，该第一栅极氧化层，该浮动栅极，该第一p型源/漏区域以及该第二p型源/漏区域形成浮动栅晶体管；该p型基板，该低压N型阱区，该第二栅极氧化层，该隔离栅极，该第二p型源/漏区域以及该第三p型源/漏区域形成隔离晶体管；该p型基板，该低压N型阱区，该第三栅极氧化层，该选择栅极，该第三p型源/漏区域以及该第四p型源/漏区域形成选择晶体管；该浮动栅晶体管是利用一中电压元件制作工艺所制造；以及，该选择晶体管与该隔离晶体管是利用一低电压元件制作工艺所制造。
5.如权利要求4所述的一次编程非挥发性存储胞，其中该第二p型源/漏区域包括：
第一子p型源/漏区域，位于该第一栅极氧化层一侧的该第一表面下方；以及
第二子p型源/漏区域，位于该第二栅极氧化层一侧的该第一表面下方，且该第一子p型源/漏区域与该第二子p型源/漏区域互相接触；
其中，该第一子p型源/漏区域是在进行该中电压元件制作工艺的过程所制造；且该第一子p型源/漏区域是在进行该低电压元件制作工艺的过程所制造。
6.如权利要求4所述的一次编程非挥发性存储胞，还包括：位于该p型基板内该N型阱区下方的一深N型阱区或者一N型埋层。
7.如权利要求4所述的一次编程非挥发性存储胞，还包括一遮蔽金属硅化层完全覆盖该浮动栅极。