具有双锥形发射极指的双极结型晶体管的制作方法

本发明通常涉及半导体装置及集成电路制造，尤其涉及双极结型晶体管的制造方法及装置结构。

背景技术：

除其它终端使用以外，双极结型晶体管可见于高频及高功率应用中。尤其，双极结型晶体管在无线通信系统及移动装置的放大器、开关及振荡器中可获得特定的终端使用。双极结型晶体管也可用于高速逻辑电路中。双极结型晶体管是三终端电子装置，其包括由不同半导体材料区定义的发射极、本征基极，以及集电极。在该装置结构中，本征基极位于发射极与集电极之间。NPN双极结型晶体管可包括构成发射极及集电极的n型半导体材料区，以及构成本征基极的p型半导体材料区。PNP双极结型晶体管包括构成发射极及集电极的p型半导体材料区，以及构成本征基极的n型半导体材料区。于工作时，基极-发射极结正向偏置，基极-集电极结反向偏置，且集电极-发射极电流可由基极-发射极电压控制。

双极结型晶体管由一个或多个发射极指组成，且它们沿其指长可具有不均匀的温度分布，在指端部具有较冷的温度分布。此不均匀的温度可改变晶体管参数，例如电流增益(beta)，从而导致沿指长的不均匀beta。因此，想要使沿发射极指以及发射极指之间的温度分布更加均匀。

因此，双极结型晶体管需要改进的制造方法及装置结构。

技术实现要素：

在本发明的一个实施例中，提供一种方法以制造双极结型晶体管的装置结构。形成由第一半导体材料组成的基极层。在该基极层上形成由第二半导体材料组成的发射极层。图案化该发射极层以形成发射极指，该发射极指具有长度以及沿该发射极指的该长度变化的宽度。

在本发明的一个实施例中，提供双极结型晶体管的装置结构。该装置结构包括由第一半导体材料组成的基极层以及位于该基极层上由第二半导体材料组成的发射极指。该发射极指具有长度以及沿该发射极指的该长度变化的宽度。

附图说明

包含于并构成本说明书的一部分的附图说明本发明的各种实施例，并与上面所作的本发明的概括说明以及下面所作的实施例的详细说明一起用于解释本发明的实施例。

图1显示依据本发明的一个实施例通过制造装置结构的制程方法加工的衬底的部分的顶视图。

图1A显示图1中所示的发射极指的其中一个的放大视图。

图1B显示大体沿图1中的线1B-1B所作的剖视图。

图2至4显示依据本发明的替代实施例通过制造装置结构的制程方法加工的衬底部分的类似图1的顶视图。

图5显示依据本发明的一个替代实施例的发射极指的类似图1A的顶视图。

具体实施方式

请参照图1、1A、1B且依据本发明的一个实施例，利用衬底11形成装置结构10，衬底11包括可用以形成集成电路的装置的单晶半导体材料。为简单起见，装置结构10不显示与典型SiGe HBT(异质结双极晶体管；heterojunction bipolar transistor)或其它NPN晶体管类型关联的某些细节。构成衬底11的半导体材料可包括位于该衬底的顶部表面17的外延层，该外延层可包含一定量的电性活性掺杂物，以相对衬底11的其余部分增强其电性属性。例如，衬底11可包括单晶硅外延层，在NPN晶体管的构造中，以具有有效赋予n型导电性的浓度的周期表的第V族(例如磷(P)、砷(As)或锑(Sb))的n型掺杂物浓度掺杂该单晶硅外延层。

浅沟槽隔离区12位于衬底11的半导体材料中。浅沟槽隔离区12定义各发射极指相对相邻发射极指直至集电极14的边界并提供电性隔离。在特定实施例中，可自内部发射极指区略去沟槽隔离区12，以改进热耗散。

深沟槽隔离区13位于衬底11的半导体材料中。深沟槽隔离区13定义集电极14及集电极接触区16、18(其分别由衬底11的半导体材料组成)相对相邻装置的边界并提供电性隔离。集电极接触区16、18与集电极14相邻，并通过浅沟槽隔离区12与集电极14横向隔开。集电极接触区16、18通过位于浅沟槽隔离区12下面的衬底11的半导体材料的部分与集电极14耦接。通常，深沟槽隔离区13相对衬底11的顶部表面17为3微米至6微米深，并用一种或多种介电材料填充。在特定实施例中，可自集电极边界区略去深沟槽隔离区13并用浅沟槽隔离区12替代，以获得更好的热消散。

通过沉积硬掩膜、利用光刻及蚀刻制程图案化硬掩膜及衬底11以定义沟槽、沉积电性绝缘体以填充该些沟槽、利用化学机械抛光(chemical mechanical polishing；CMP)制程相对该硬掩膜平坦化该电性绝缘体以及移除该硬掩膜可形成浅沟槽隔离区12。在一个实施例中，浅沟槽隔离区12可由通过化学气相沉积(chemical vapor phase deposition；CVD)沉积的二氧化硅(SiO₂)组成。

通过沉积硬掩膜、利用光刻及蚀刻制程图案化以定义穿过浅沟槽区12及衬底11的沟槽、沉积电性绝缘体以填充该些沟槽、利用化学机械抛光(CMP)制程平坦化以及移除该硬掩膜可形成深沟槽隔离区13。在一个实施例中，深沟槽隔离区13可由通过化学气相沉积(CVD)沉积的二氧化硅(SiO₂)组成。

基极层20位于衬底11的顶部表面17上。基极层20可由半导体材料组成，例如合金硅-锗(SiGe)，具有95原子百分比至50原子百分比范围内的硅(Si)含量以及5原子百分比至50原子百分比范围内的锗(Ge)含量。基极层20的锗含量可沿基极层20的厚度方向呈均匀，或者沿基极层20的厚度方向渐变和/或阶跃。如果锗含量为阶跃，则与衬底11直接相邻以及与后续形成的发射极指直接相邻的基极层20的相应厚度可能缺乏锗含量，因此可能构成完全由硅组成的本征层。基极层20可包括掺杂物，例如具有向组成半导体材料有效赋予p型导电性的浓度的选自周期表的第III族的p型掺杂物(例如硼)以及(选择性地)碳(C)以抑制该p型掺杂物的迁移率。

利用低温外延(low temperature epitaxial；LTE)生长制程(例如在400℃至850℃范围内的生长温度下执行的气相外延(vapor phase epitaxy；VPE))可形成基极层20。在衬底11的顶部表面17上通过该低温外延生长制程外延生长或沉积单晶半导体材料(例如单晶硅和/或单晶SiGe)。基极层20可与衬底11的单晶半导体材料具有外延关系，其中，衬底11的结晶结构及晶向充当模板，以在生长期间建立基极层20的结晶结构及晶向。

装置结构10的发射极总体由位于基极层20的顶部表面上的多个发射极指22、24、26、28组成。发射极指22、24、26、28沿长度方向相互平行布置，发射极指22与发射极指28位于单元的边缘，发射极指24、26集中位于发射极指22与发射极指28之间。包括发射极指22、24、26、28的该单元可包括与装置结构10的该代表性实施例中的数目相比不同数目的发射极指。

发射极指22、24、26、28可由与基极层20的半导体材料的组分不同并具有与基极层20的半导体材料相反的导电类型的半导体材料组成。例如，组成发射极指22、24、26、28的材料的组分可由硅组成，且不具有基极层20的至少部分中所存在的锗，并可包含具有有效赋予n型导电性的浓度的n型掺杂物。在一个代表性实施例中，组成发射极指22、24、26、28的半导体材料可为通过化学气相沉积沉积的n型多晶硅。

为形成发射极指22、24、26、28，可在沉积层(例如n型多晶硅)的顶部表面上施加掩膜层并利用光刻对其图案化。尤其，施加掩膜层以覆盖位于后续要形成的发射极指22、24、26、28的预定位置处的沉积层。为此，该掩膜层可包括光敏材料，例如光阻剂，其通过旋涂制程施加、经预烘烤、暴露于穿过光掩膜投射的光、曝光后烘烤，以及利用化学显影剂显影，从而图案化蚀刻掩膜。条的形状经选择以匹配并形成发射极指22、24、26、28的所需双锥形形状。在该沉积层的顶部表面上存在该掩膜层的情况下，使用蚀刻制程以自该图案中的条的位置处的沉积层形成发射极指22、24、26、28。该蚀刻制程可以单个蚀刻步骤或多个蚀刻步骤执行，且可依赖于一种或多种蚀刻化学材料。在通过该蚀刻制程形成发射极指22、24、26、28以后，可移除该掩膜层。如果该掩膜层由光阻剂组成，则该掩膜层可通过灰化或溶剂剥离以及后续的传统清洗制程移除。

由发射极指22、24、26、28覆盖的基极层20的部分可定义本征基极，该本征基极与发射极形成结并与集电极14形成另一个结。不被发射极指22、24、26、28覆盖的基极层20的部分可经掺杂(例如通过离子注入)以定义外部基极，该外部基极与本征基极相比具有增强的导电性。通过利用非等向性蚀刻制程蚀刻一个或多个介电层(例如二氧化硅或氮化硅(Si₃N₄))可在发射极指22、24、26、28的垂直侧壁上形成间隙壁30。

所得的装置结构10为双极结型晶体管，其包括发射极指22、24、26、28，集电极14，以及垂直位于发射极指22、24、26、28与集电极14之间的基极层20的部分(也就是本征基极)。如果组成发射极指22、24、26、28，集电极14以及基极层20的半导体材料的其中两种或全部三种都具有不同的组分，则装置结构10可被称为异质结双极晶体管(HBT)。在该制程的前端工艺(front-end-of-line；FEOL)部分期间，在衬底11的表面区域的至少部分上复制装置结构10。在BiCMOS集成电路中，互补金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)晶体管可通过使用衬底11的其它区域形成，并可在形成双极结型晶体管期间被保护。如此，双极结型晶体管(或HBT)及CMOS晶体管可获得并共同位于同一衬底11上。

接着执行标准的中端工艺(middle-of-line；MOL)制程及后端工艺(back-end-of-line；BEOL)制程，其包括形成与装置结构10耦接的互连结构的介电层、过孔插塞，以及布线，以及可包括于衬底11上所制造的其它电路中的额外装置结构10及CMOS晶体管的其它类似接触。接着执行该MOL制程(其包括形成一个或多个介电层、与基极层20耦接的接触行34至38，以及与集电极接触区16、18耦接的接触)以定义局部互连结构。通过MOL及BEOL制程形成的布线可将发射极指22、24、26、28与片上或片外的其它电路平行耦接。

接触行34位于集电极接触区16与发射极指22之间，且接触行38位于集电极接触区18与发射极指28之间。接触行35位于发射极指22与发射极指24之间，接触行36位于发射极指24与发射极指26之间，且接触行37位于发射极指26与发射极指28之间。

发射极指22、24、26、28具有经参数化以改进发射极上的温度分布的均匀性的几何形状。尤其，发射极指22、24、26、28分别沿其各自长度L渐窄，以使发射极指22、24、26、28的宽度(也就是沿长度L的横切方向的相对侧壁之间的距离)沿长度随位置变化。可在与衬底11的顶部表面17平行且横切发射极指22、24、26、28的层厚度的平面中评估发射极指22、24、26、28的尺寸。

最佳如图1A所示，代表性发射极指22包括位于其相对端部的端部表面22a、22b以及连接端部表面22a、22b的侧表面41。端部表面22a沿长度L与端部表面22b隔开。发射极指22可相对中平面MP沿其长度L对称。发射极指22的宽度(也就是沿长度L在任意点处的侧表面41之间的距离)在其相对端部表面22a、22b处最大(也就是W1)且在中平面MP处最小(也就是W1-Δ，其中Δ表示宽度差)。发射极指22的宽度自发射极指22的端部表面22a处的宽度W1至发射极指22的中平面MP处的宽度W1-Δ以角度α渐窄(也就是收缩)。发射极指22的宽度也自发射极指22的端部表面22b处的宽度W1至发射极指22的中平面MP处的宽度W1-Δ以角度α渐窄。在一个实施例中，发射极指22的宽度自各相对端部表面22a、22b向中平面MP线性减小。当发射极指22朝向中平面MP渐窄时，隔开侧表面41的距离缩小并在中平面MP处达到最小。角度α与宽度差Δ的值相关。当宽度差Δ增加时，随着发射极指22、24、26、28的双锥形几何形状变得更加明显，渐窄的程度以及角度α同样增加。

在一个替代实施例中，发射极指22的宽度可自各相对端部表面22a、22b向中平面MP非线性减小。

类似代表性发射极指22构造发射极指24、26、28，使其分别包括与端部表面22a、b及侧表面41类似的端部表面及侧表面。在一个实施例中，发射极指28可具有与发射极指22相同的构造。在一个实施例中，发射极指24、26可与发射极指22具有类似构造，除了宽度W2可能不同于发射极指22、28的宽度W1以外。另外，与发射极指22、28相比，发射极指24、26的角度α可能不同。

在该代表性实施例中，发射极指22、24、26、28可具有相同的尺寸，发射极指22、28的各宽度W1等于发射极指24、26的各宽度W2。在一个实施例中，各相对端部处的发射极指22、24、26、28的宽度是中平面MP处的宽度的两倍。各宽度W1沿长度L变化，以使各发射极指22、28在各自相对端部表面22a、b、28a、b处的宽度是中平面MP处的两倍。各宽度W2沿长度L变化，以使各发射极指24、26在各自相对端部表面24a、b、26a、b处的宽度是中平面MP处的两倍。

宽度差Δ的值可在0.1微米至1.0微米范围内变化。作为特定的数值例子，各发射极指22、24、26、28可在其各自相对端部具有1.6微米的宽度并在中平面MP处具有0.8微米的宽度，以使平均宽度为1.2微米。如果发射极指22、24、26、28具有相同的尺寸且宽度W1与W2的值相等，则Δ及α的值也会相等。前面的数值例子的宽度差Δ等于0.8微米。或者，即使宽度W1与W2不相等，Δ及α的值也可能相等。

发射极指22通过间隔S1与发射极指24隔开，发射极指24通过间隔S2与发射极指26隔开，且发射极指26通过间隔S3与发射极指28隔开。在该代表性实施例中，在发射极指22、24、26、28的相对端部评估间隔S1、S2及S3。或者，可在发射极指22、24、26、28的相对端部之间的另一位置(例如在中平面MP)评估间隔S1、S2及S3。在该代表性实施例中，发射极指22、24、26、28具有相同的间隔，各间隔S1、S2及S3相等以提供均匀的间距。

在操作期间，由于功率耗散及焦耳热，发射极指22、24、26、28经历温度上升。双锥形发射极指22、24、26、28可相对彼此沿其长度L呈现改进的温度均匀性，以使发射极指22、24、26、28之间的温度分布的变化与具有均匀宽度及间隔的非锥形发射极指相比降低。另外，与沿其指长可能呈现不均匀温度分布且在指端部具有较冷的温度的具有均匀宽度及间隔的非锥形发射极指相比，双锥形发射极指22、24、26、28可呈现降低的峰值温度。如此，与不具有双锥形形状的情况相比，发射极指22、24、26、28的温度分布可呈现较高程度的相似性，且沿其长度的电流增益或beta的不均匀性降低。

双锥形发射极指22、24、26、28的温度均匀性的改进及峰值温度的降低可降低因温度增加(其促使电流增加，从而可能导致温度进一步增加(也就是不受控制的正反馈))而产生的热失控(thermal runaway)的概率。降低对热失控及峰值温度的易感性可提高发射极指22、24、26、28于其中平行耦接的功率放大器的单元的寿命和鲁棒性。这可增强该功率放大器的寿命期间的热稳定性以及功率处理能力。在对现有装置结构作设计修改的背景下，发射极指22、24、26、28的双锥形的参数化可经选择以使作为布局面积投影于基极层20的表面上的总占用面积(footprint)匹配具有均匀宽度的非锥形发射极指的布局面积。另外，可能不需要镇流电阻来促进不同发射极指22、24、26、28之间的温度均匀性，不过它们可用以进一步改进装置的热行为。

请参照图2，其中类似的附图标记表示图1、1A、1B中类似的特征，该单元中的发射极指22、24、26、28的锥形及间隔可经调整以改变温度分布。尤其，在该单元的边缘处的发射极指22、28可以一组尺寸配置来为发射极指22、28提供双锥形，且发射极指24、26可以不同的一组尺寸配置来为发射极指24、26提供双锥形。发射极指24、26集中位于发射极指22与发射极指28之间的单元中。在该代表性实施例中，位于该单元的边缘处的发射极指22、28的宽度W1大于发射极指24、26的宽度W2。各宽度W1及W2仍沿长度L变化，以使各发射极指22、24、26、28在各自的相对端部表面22a、b、24a、b、26a、b、28a、b处的宽度是在中平面处的宽度的两倍。不过，宽度W2可为沿共同长度在任意给定位置处小于(也就是窄于)宽度W1的固定值。作为一个数值例子，在端部表面22a、b、28a、b处的宽度W1可为1.6微米，且在端部表面24a、b、26a、b处的宽度W2可为1.2微米，以提供0.4微米宽度差，且在发射极指22、28的中平面处的宽度W1可为1.2微米且发射极指24、26的宽度W2可为0.8微米，从而也提供0.4微米宽度差。在相对端部之间沿长度L的任意给定位置处，宽度差(也就是Δ)不变(也就是0.4微米)，以提供固定值。

发射极指22、24、26、28的间隔S1、S2及S3也可经调整以提供不均匀间隔或间距。尤其，发射极指24、26之间的间隔S2可大于发射极指22、24之间的间隔S1并大于发射极指26、28之间的间隔S3，且间隔S1与S3可相等。换句话说，与位于该单元的边缘处的发射极指22、24以及发射极指26、28之间的间隔S1、S3相比，集中位于该单元中的发射极指24、26可具有较大的间隔S2。在一个实施例中，间隔S2可等于间隔S1的两倍，并等于间隔S3的两倍。间隔S2的增加可促进在发射极指24、26之间添加额外的接触行39，以使多个接触行36、39与发射极指24、26之间的基极层20接触。

发射极指24、26与发射极指22、28相比的较小宽度和/或发射极指24、26与发射极指22、24及发射极指26、28相比的较宽间隔可相对彼此沿其宽度L进一步改进温度均匀性，以使发射极指22、24、26、28之间的温度分布的变化与具有均匀宽度及间隔的非锥形发射极指相比降低。

请参照图3，其中类似的附图标记表示图1、1A、1B中类似的特征，装置结构50可由多个单位单元52、54、56组成，其中，各单位单元52、54、56的其中一个或多个构造有图1、1A、1B的装置结构10，且包括多个发射极指，双锥形宽度及间隔特征化发射极指22、24、26、28。在该代表性实施例中，所有各单位单元52、54、56都构造有图1、1A、1B的装置结构10。额外的集电极接触46、48分别位于单位单元52与54以及单位单元54与56之间。所有单位单元52、54、56的发射极指都平行耦接于装置结构50中。在一个实施例中，装置结构50可用于构造功率放大器。

请参照图4，其中类似的附图标记表示图2中类似的特征，装置结构60可由多个单位单元62、64、66组成，其中，各单位单元62、64、66的其中一个或多个构造有图2的装置结构10，且包括多个发射极指，双锥形宽度及间隔特征化发射极指22、24、26、28。在该该代表性实施例中，所有各单位单元62、64、66都构造有图2、2A、2B的装置结构。所有单位单元62、64、66中的发射极指都平行耦接于装置结构60中。在一个实施例中，装置结构60可用于构造功率放大器。

在一些特定实施例中，图3中的功率单元阵列的单位单元52、54、56以及图4中的功率单元阵列的单位单元62、64、66就各单位单元中的发射极指22、24、26、28的间隔及宽度而言可一致。不过，该些单位单元可缝合在一起以优化温度分布，因为各特定单位单元内的宽度及间隔可能不同于其它单位单元中的宽度及间隔。而且，单位单元52、54、56的相邻对之间或单位单元62、64、66的相邻对之间的单元内间隔可能不同。作为特定例子，中央单位单元(例如单位单元54或单位单元64)相对边缘单位单元(例如单位单元52、56或单位单元62、66)中的发射极指可具有较大的间隔。

在特定实施例中，一个或多个单位单元52、54、56中的发射极指22、24、26、28的其中一些或全部或者一个或多个单位单元62、64、66中的发射极指22、24、26、28的其中一些或全部可为矩形或非双锥形。

请参照图5，其中类似的附图标记表示图1A中类似的特征，发射极指22、24、26、28可由由半导体材料制成的多个区块或阶梯70构造。在代表性发射极指22中，阶梯70自各相对端部表面22a、22b向中平面MP沿长度L逐渐变化尺寸(也就是尺寸缩小)。发射极指22的侧表面41呈阶梯状连续，且宽度W1自端部表面22a、22b至中平面MP不再以连续方式减小。发射极指22的侧表面41包括多个分立的垂直平坦表面，其尺寸逐渐缩小，尤其宽度逐渐缩小，以提供以宽度差Δ及角度α为特征的双锥形。与联系图1至4的发射极指22、24、26、28的说明一致，发射极指24、26、28可具有与发射极指22相同类型的构造。

在该替代实施例中的发射极指22、24、26、28通过施加于沉积层(例如n型多晶硅)的顶部表面上并利用光刻图案化的掩膜层形成。例如，在不允许非正交或对角线的集成电路制程中可采用图案化期间的阶梯70的使用。包含于从最大尺寸至最小尺寸的递进中的分立阶梯70的数目可依据例如发射极定义层的设计规则以及装置结构10的设计规格中的锥形及宽度尺寸等因素变化。

上述方法用于集成电路芯片的制造中。制造者可以原始晶圆形式(例如作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配所得的集成电路芯片。在后一种情况中，芯片设于单芯片封装件中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装件中(例如陶瓷承载件，其具有单面或双面互连或嵌埋互连)。在任何情况下，接着将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为(a)中间产品例如母板的部分，或者作为(b)最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，涉及范围从玩具及其它低端应用直至具有显示器、键盘或其它输入装置以及中央处理器的先进电脑产品。

特征可与另一个元件“连接”或“耦接”，它可与该另一个元件直接连接或耦接，或者可存在一个或多个中间元件。如果不存在中间元件，则特征可与另一个元件“直接连接”或“直接耦接”。如存在至少一个中间元件，则特征可与另一个元件“非直接连接”或“非直接耦接”。

对本发明的各种实施例所作的说明是出于说明目的，而非意图详尽无遗或限于所揭露的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭露的实施例。