一种双向超低电容瞬态电压抑制器及其制作方法与流程

本发明涉及半导体微电子技术领域，具体地说，本发明涉及一种双向超低电容瞬态电压抑制器及其制作方法。

背景技术：

瞬态电压抑制器TVS(Transient Voltage Suppressor)是在稳压管基础上发展的高效能电路保护器件。TVS二极管的外形与普通稳压管无异，然而，由于特殊的结构和工艺设计，TVS二极管的瞬态响应速度和浪涌吸收能力远高于普通稳压管。例如，TVS二极管的响应时间仅为10^-12秒，并且可以吸收高达数千瓦的浪涌功率。在反向应用条件下，当承受一个高能量的大脉冲时，TVS二极管的工作阻抗会快速降至极低的导通值，从而允许大电流通过，同时，将电压箝位在预定水平。因此，TVS二极管可以有效地保护电子线路中的精密元器件免受各种浪涌脉冲的损坏。

相对于单向TVS器件，双向TVS器件由于具有正、反两个方向的常规电性I-V曲线基本对称的特征，从而在实际应用中，能同时保护电路的两个方向，所以应用范围更广。

消费类电子的市场飞速发展，以手机和移动终端为代表的电子产品性能不断提升，手机或移动终端等对反应速度、传输速度都有较高要求，小于1pF的超低电容是TVS须满足的硬性指标。

因此结合了低电容设计的双向TVS将具有很大市场前景。

现有技术的双向TVS，一般为纵向的NPN或PNP结构构成，如图1所示，可以实现较大的功率和较好的电压对称性，且成本低廉，工艺简单。但这个结构无法实现低电容。

另外的一种方案是利用如名称为“一种低电容瞬态电压抑制器件及制备方法”的中国专利申请201410841443.3的技术，该技术为单向低电容TVS，想实现双向须将两组分离的、性能完全一样的单向低电容TVS器件按照图2方式串联。由于电源和地两端完全对称，可以实现双向超低电容性能。

但这个结构存在以下不足：

1、需要两组芯片串联封装，成本较高；

2、对于较小的封装体，两组芯片无法同时封装。

另外的一种方案是双路单向低电容，直接将一个两通道的单向低电容TVS器件的通道端引出，如图3所示，由于两个通道端完全对称，可以实现双向超低电容性能。

但这个结构存在以下不足：

1、两个通道端必须同时从正面引出，从而导致芯片面积较大，不适合较小的封装体；

2、封装时两个通道端必须各打一根金属线，成本较高。

再一种方案是封装集成，用多颗独立的PIN二极管和普通TVS管封装集成的方式实现双向低电容，如图4所示。

这个结构存在以下不足：

1、每个基岛上要放置2颗芯片，从而导致封装缺陷的几率变高，增加了Die bonding的成本；

2、封装时两个通道必须各打一根金属线，成本较高；

3、多颗芯片的集成封装要求更大的空间，增加了整体尺寸，不适合较小的封装体。

可见，仍然需要一种双向超低电容TVS及其制造方法，来克服上述不足中的至少之一。

技术实现要素：

本发明要解决上述技术问题至少之一，本发明公开了一种利用单片集成工艺制作的超低电容双向浪涌保护器件，本发明采用的技术方案如下：

本发明一方面提供一种双向超低电容瞬态电压抑制器(TVS)，包括：

第一导电类型的半导体衬底；

在所述衬底上形成的第二导电类型的第一外延层；

在第一外延层上形成的第一导电类型的第三外延层；

在第一外延层和第三外延层之间形成的第二导电类型的第一埋层；

在第三外延层中与第一埋层相对形成的第二导电类型的第一掺杂区；

在第三外延层中形成的第一导电类型的第二掺杂区，其中第二掺杂区与第一埋层不相对；

第一沟槽，其中所述第一沟槽自第三外延层表面延伸至半导体衬底内，并且所述第一沟槽将第一外延层、第三外延层共同限定为第一岛；

第二沟槽，其中所述第二沟槽自第三外延层表面延伸穿过第三外延层，并且将第三外延层的一部分限定为第二岛，第一埋层在第二岛外；

第一绝缘介质，填充在第一沟槽和第二沟槽中；

第三沟槽，所述第三沟槽自第三外延层表面延伸穿过第一埋层至第一外延层内；

有源区，其由在第三沟槽中填充的原位多晶硅并退火后形成；

其中第一外延层和有源区分别作为第一TVS管的阳极和阴极，第一外延层和衬底分别作为第二TVS管的阳极和阴极，第一掺杂区和第一埋层分别作为上整流二极管的阳极和阴极，第二掺杂区作为下整流二极管的阴极，下整流二极管与第一、第二TVS管共用阳极；

并且其中第一导电类型与第二导电类型相反。

在一个可选实施例中，TVS还包括

在有源区、第一掺杂区、第二掺杂区对应的位置形成的引线孔；

在引线孔的位置形成的互连线(14)，其中上整流管的阳极和下整流管的阴极通过互连线连接，形成双向TVS的一个引出端；

对衬底背面形成的金属化层(1)，作为双向TVS管的另一个引出端。

在一个可选实施例中，第一外延层的电阻率不大于0.02Ω·cm，厚度不小于6μm。

在一个可选实施例中，第三外延层的电阻率大于5.5Ω·cm，厚度＞5.5μm。

在一个可选实施例中，第一掺杂区为离子注入剂量大于E14cm^-2数量级的第二导电类型杂质并退火后形成的掺杂区。

在一个可选实施例中，第二掺杂区为浓度不小于E19cm^-3数量级的第一导电类型杂质形成的掺杂区。

在一个可选实施例中，所述半导体衬底为电阻率小于0.02Ω·cm的Si。

在一个可选实施例中，所述第一导电类型为N型，第二导电类型为P型；或

所述第一导电类型为P型，第二导电类型为N型。

本发明另一方面提供一种制作双向超低电容瞬态电压抑制器(TVS)的方法，包括：

在第一导电类型的半导体衬底上形成第二导电类型的第一外延层；

在该第一外延层上形成第二外延层；

形成第二导电类型的第一埋层，所述第一埋层自第二外延层表面延伸至其内部；

形成第一导电类型的第三外延层；

在第三外延层中与第一埋层相对的形成第二导电类型的第一掺杂区；

在第三外延层中形成第一导电类型的第二掺杂区，其中第二掺杂区与第一埋层不相对；

形成第一沟槽，其中所述第一沟槽自第三外延层表面延伸至半导体衬底内，并且所述第一沟槽将第一外延层、第二外延层、第三外延层共同限定为第一岛；

形成第二沟槽，其中所述第二沟槽自第三外延层表面延伸穿过第三外延层，并且将第三外延层的一部分限定为第二岛，第一埋层在第二岛外；

在第一沟槽和第二沟槽中填充绝缘介质；

形成第三沟槽，所述第三沟槽自第三外延层表面延伸穿过第一埋层至第一外延层内；

在第三沟槽中填充原位多晶硅，并进行退火形成有源区；

其中第一外延层和有源区分别作为第一TVS管的阳极和阴极，第一外延层和衬底分别作为第二TVS管的阳极和阴极，第一掺杂区和第一埋层分别作为上整流二极管的阳极和阴极，第二掺杂区作为下整流二极管的阴极，下整流二极管与第一、第二TVS管共用阳极；

并且其中第一导电类型与第二导电类型相反。

在一个可选实施例中，该方法还包括

在有源区、第一掺杂区、第二掺杂区对应的位置形成引线孔；

在引线孔的位置形成互连线(14)，其中上整流管的阳极和下整流管的阴极通过互连线连接，形成双向TVS的一个引出端；

对衬底背面形成金属化层(1)，作为双向TVS管的的另一个引出端。

本发明的有益效果：

通过本发明的技术方案，能够实现单芯片集成的双向超低电容TVS。另外，相比于背景技术中所列的各种现有技术，附加的技术效果还包括省粘片和金丝，低封装成本，满足市场对该类产品的应用需求。

第三沟槽填充多晶硅退火形成掺杂区的方式，增加了有源区的截面积，提供了TVS管的功率，降低了体电阻。沟槽隔离替代了PN结隔离，减少了寄生效应，提高了器件的性能。

附图说明

图1示出现有技术的双向TVS的结构示意图。

图2示出利用现有技术的单向低电容TVS串联而成的双向超低电容TVS的等效电路图。

图3示出利用现有技术的单向低电容TVS双通道连接而成的双向超低电容TVS的等效电路图。

图4示出利用多颗独立的PIN二极管和普通TVS管封装集成的方式实现的双向低电容的等效电路图。

图5示出本发明的双向超低电容TVS的等效电路图。

图6-18示出了制作本发明的TVS各步骤对应的器件剖面图。

附图标记列表

1 金属化层

2 半导体衬底

3 第一外延层

4 第二外延层(牺牲层)

5 第三外延层

6 第一沟槽区

7 第三沟槽区

8 有源区

9 第二沟槽区

10 第一埋区

11 第一掺杂区

12 第二掺杂区

13 绝缘介质

14 互连线

具体实施方式

为了更清楚地说明本发明，下面结合优选实施例和附图对本发明做进一步的详细说明。附图中相同的部分以相同的标记表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。

如图5所示，本发明的双向超低电容TVS包括第一TVS管15，第二TVS管16、上整流二极管17和下整流二极管18。其中，第一TVS管15的阴极与上整流二极管17的阴极相连接，下整流二极管18与第一TVS管15和第二TVS16管共用阳极，上整流二极管17的阳极与下整流二极管18的阴极相连，作为本发明的双向TVS的一个引出端，第二TVS管16的阴极作为双向TVS的另一个引出端。

图6-18示出了本发明的超低电容双向浪涌保护器件的制作流程。

如图6所示，提供N型半导体衬底2。

在一个示例中，所述半导体衬底为电阻率小于0.02Ω·cm的重掺杂N型衬底。该半导体衬底的材料例如为Si。

如图7所示，在所述N型衬底2上形成P型第一外延层3。第一外延层3的形成可以利用本领域技术人员熟知的外延生长技术来实现，例如MOCVD。

在一个示例中，所述P型第一外延层3的电阻率不大于0.02Ω·cm，厚度不小于6μm的重掺杂P型外延层。

如图8所示，在所述第一外延层3上形成第二外延层4。该第二外延层作为后续制程中的牺牲层，该层外延会随后续制程中的高温加工逐渐被第一外延层反扩。在最终完成的器件中，该层结构消失。

在一个示例中，第二外延层4为电阻率大于0.2Ω·cm，厚度＞2μm的P型或N型中阻外延缓冲层。

如图9所示，形成第二导电类型的第一埋层10，所述第一埋层10自第二外延层4表面延伸至其内部。

在一个示例中，利用离子注入工艺向第二外延层4注入E15cm^-2数量级的锑，1150℃以上退火，从而形成所述第一埋层10。

如图10所示，形成N型第三外延层5。

在一个示例中，外延生长电阻率大于5.5Ω·cm，厚度＞5.5μm的N型高阻外延。

如图11所示，在第三外延层中与第一埋层10相对的形成P型第一掺杂区11，作为上整流管的阳极。

在一个示例中，离子注入大于E14cm^-2数量级的硼，1000℃以上退火从而形成所述第一掺杂区11。

如图12所示，在第三外延层中形成N型第二掺杂区12，作为下整流管的阴极。其中第二掺杂区12与第一埋层10不相对。这里所说的不相对，指的是在图中竖直方向上第二掺杂区的投影与第一埋层10不重叠。

在一个示例中，热扩散掺杂浓度不小于E19cm^-3数量级的磷而形成第二掺杂区12。

如图13所示，形成第一沟槽6，所述第一沟槽自第三外延层5表面延伸至半导体衬底2内。所述第一沟槽将第一外延层3、第二外延层4、第三外延层5共同限定为第一岛。

如图14所示，形成第二沟槽9，所述第二沟槽自第三外延层5表面延伸穿过第三外延层。所述第二沟槽将第三外延层5分割为多个隔离岛。第二沟槽将第三外延层5的一部分限定为第二岛，第一埋层10在第二岛外。

在第一沟槽6和第二沟槽9中填充绝缘介质。

如图15所示，形成第三沟槽7，所述第三沟槽自第三外延层表面延伸穿过第一埋层10至第一外延层3内。

在第三沟槽7中填充原位多晶硅，并进行退火形成有源区8，作为第一TVS的阴极。

第三沟槽填充原位多晶硅退火形成有源区的方式，增加了有源区的截面积，提供了TVS管的功率，降低了体电阻。沟槽隔离替代了PN结隔离，减少了寄生效应，提高了器件的性能。

如图16所示，在有源区8、第一掺杂区11、第二掺杂区12对应的位置形成引线孔。

在一个示例中，通过沉积绝缘介质13例如氧化硅或氮化硅并通过刻蚀绝缘介质而形成引线孔。

如图17所示，在引线孔的位置形成金属布线14，将各功能区引出，形成互连结构。

第一TVS管的阴极和上整流管的阴极通过正面互连线14连接。上整流管的阳极和下整流管的阴极通过一部分互连线连接，形成双向TVS的一个引出端。

如图18所示，对衬底2进行减薄并在其背面形成金属化层1，作为双向TVS管的另一个引出端。

请注意，上述实施例中的各层的导电类型可以统一变为相反的类型，也能够实现本发明的双向超低电容TVS。

需要说明的是，这里，重掺杂和轻掺杂是相对的概念，表示重掺杂的掺杂浓度大于轻掺杂的掺杂浓度，而并非对具体掺杂浓度范围的限定。

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。