整合扇出型封装及其制造方法与流程

本发明的实施例涉及一种半导体组件及其制造方法，尤其涉及一种整合扇出型封装及其制造方法。

背景技术：

由于不同电子组件(例如是晶体管、二极管、电阻、电容等)的积体密度持续地增进，半导体工业经历了快速成长。大部分而言，积体密度的增进是来自于最小特征尺寸(featuresize)上不断地缩减，这允许更多的较小组件整合到一给定区域内。较小的电子组件会需要面积比以往的封装更小的较小封装。半导体组件的其中一部分较小型式的封装包括有四面扁平封装(quadflatpackages，qfps)、接脚栅格数组(pingridarray，pga)封装、球栅数组(ballgridarray，bga)封装等等。

目前，整合扇出型封装由于其密实度(compactness)而趋于热门。在包含有多个被封装胶体所包覆的芯片的整合扇出型封装中，芯片与制作于封装胶体上的重布线路结构之间的电连接的信赖性会因为芯片的厚度差异而恶化。如何增加整合扇出型封装的制造良率为研发人员高度关注的议题。

技术实现要素：

本发明的实施例提供一种整合扇出型封装，其包括芯片模块、第二集成电路、第二绝缘包封体以及重布线路结构。芯片模块包括第一绝缘包封体以及至少一嵌于第一绝缘包封体中的第一集成电路。第一集成电路包括第一表面以及分布于第一表面上的多个第一导电端子。第二集成电路包括第二表面以及分布于第二表面上的多个第二导电端子。芯片模块与第二集成电路嵌于第二绝缘包封体中。第一导电端子以及第二导电端子藉由第一绝缘包封体以及第二绝缘包封体而暴露。重布线路结构覆盖第一表面、第二表面、第一绝缘包封体以及第二绝缘包封体。重布线路结构与第一导电端子以及第二导电端子电性连接。

附图说明

图1a至图1e为依照一些实施例所绘示的芯片模块的一种制造流程；

图2a至图2e为依照一些实施例所绘示的芯片模块的另一种制造流程；

图3a至图3e为依照一些实施例所绘示的芯片模块的又一种制造流程；

图4至图10为依照一些实施例所绘示的一种整合扇出型封装的制造流程剖视图；

图11至图13为依照不同实施例所绘示的不同整合扇出型封装的剖视图。

附图标记：

100、100b、100c：芯片模块

100a、100d、100e：多芯片模块

110：第一集成电路

112：第一表面

114：第一导电端子

120a、120b、120a'、120b”：绝缘材料

120c、120c'、120c”：第一绝缘包封体

130：介电材料

130a、130a'：第一介电层

200：第二集成电路

202：第二表面

204：第二导电端子

210、210'：第二介电层

220：绝缘材料

220a：第二绝缘包封体

230：重布线路结构

240：导电球或凸块

250：无源组件

c：载板

db：剥离层

cv：凹槽

h：固定架

p1、p2、p2'、p2”：预成形结构

tp：膜片

th：第一贯孔

th'：第二贯孔

sub：衬底

ad：黏着层

具体实施方式

以下发明内容提供用于实施所提供的目标的不同特征的许多不同实施例或实例。以下所描述的构件及设置的具体实例是为了以简化的方式传达本发明为目的。当然，这些仅仅为实例而非用以限制。举例来说，于以下描述中，在第一特征上方或在第一特征上形成第二特征可包括第二特征与第一特征形成为直接接触的实施例，且亦可包括第二特征与第一特征之间可形成有额外特征使得第二特征与第一特征可不直接接触的实施例。此外，本发明在各种实例中可使用相同的组件符号和/或字母来指代相同或类似的部件。组件符号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例和/或设置本身之间的关系。

另外，为了易于描述附图中所绘示的一个构件或特征与另一组件或特征的关系，本文中可使用例如“在...下”、“在...下方”、“下部”、“在…上”、“在…上方”、“上部”及类似术语的空间相对术语。除了附图中所显示的定向之外，所述空间相对术语意欲涵盖组件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对术语相应地作出解释。

图1a至图1e为依照一些实施例所绘示的芯片模块的一种制造流程。请参照图1a，提供多个第一集成电路110，并且透过位于第一集成电路110与衬底sub之间的黏着层ad将第一集成电路110设置于衬底sub上。在一些实施例中，衬底sub例如是玻璃衬底，黏着层ad例如是形成于玻璃衬底上的光热转换(light-to-heatconversion,lthc)释放层。然而，前述黏着层ad与衬底sub的材质仅为举例之用，本揭露不以此为限。

如图1a所示，在一些实施例中，各个第一集成电路110分别包括一第一表面112以及分布于第一表面112上的多个第一导电端子114。第一表面112为第一集成电路110的有源表面。第一集成电路110以覆晶方式覆于黏着层ad上以使第一表面112面对衬底sub。第一集成电路110的第一表面112与黏着层ad接触，且第一集成电路110的第一导电端子114嵌于黏着层ad之中。在一些实施例中，第一导电端子114例如为导电柱体(conductivepillars)、导电凸块(conductivebumps)或导电通孔(conductivevias)。举例而言，第一导电端子114例如为电镀所形成的铜柱体、铜凸块或铜通孔。在第一集成电路110以覆晶方式覆于黏着层ad上之后，各个第一集成电路110的第一表面112为共平面。

在一些实施例中，第一集成电路110例如是由不同的制造商所制造并且具有不同的厚度。即使第一集成电路110是由同一制造商所制造，不同批次的第一集成电路110仍然会有厚度误差。为了使第一集成电路110的厚度误差或厚度差异最小化，需要进行如图1b至图1e所绘示的厚度均一化工艺(thicknesslevelingprocess)。

请参照图1b，于黏着层ad上形成包覆第一集成电路110的一绝缘材料120a以形成一预成形(pre-molded)结构p1。第一集成电路110位于绝缘材料120a与黏着层ad。在一些实施例中，绝缘材料120a例如是模制工艺(moldingprocess)所形成的封装胶体。绝缘材料120a包覆住第一集成电路110的背面以及侧壁。换言之，第一集成电路110可被绝缘材料120a以及黏着层ad所保护。在一些实施例中，前述的绝缘材料120a例如为环氧化合物或其他合适的树脂。

如图1b所示，预成形结构p1包括绝缘材料120a(例如前述的封装胶体)以及嵌于绝缘材料120a中的第一集成电路110。

请参照1c，在形成绝缘材料120a(例如前述的封装胶体)之后，接着进行一研磨工艺以减少预成形结构p1的厚度。在一些实施例中，如图1c所示，绝缘材料120a以及第一集成电路110会被研磨直到第一集成电路110的背面被暴露为止。在进行研磨工艺之后，经研磨的各个第一集成电路110具有实质上相同的厚度，而绝缘材料120a被研磨以形成一绝缘材料120b，且经研磨的各个第一集成电路110会被绝缘材料120b所包覆。

在一些实施例中，绝缘材料120a例如是透过机械研磨工艺(mechanicalgrindingprocess)及/或化学机械研磨(chemicalmechanicalpolishing,cmp)工艺进行研磨。

在研磨工艺进行之后，可形成经研磨的预成形结构p2。前述经研磨的预成形结构p2包括绝缘材料120b(例如经研磨的封装胶体)以及嵌于绝缘材料120b中的第一集成电路110。在一些实施例中，如图1c所绘示，第一集成电路110与绝缘材料120b具有实质上相同的厚度。由于上述的研磨工艺，预成形结构p2中的第一集成电路110的厚度误差或厚度差异可以趋于最小化。

在一些实施例中，绝缘材料120a(绘示于图1b中)被研磨，以使得经研磨的预成形结构p2(绘示于图1c中)的厚度实质上等于第二集成电路200(绘示于图5中)的厚度。

请参照图1d，令经研磨的预成形结构p2从衬底sub所承载的黏着层ad上剥离。在一些实施例中，前述的黏着层ad(例如光热转换释放层)可被紫外光雷射照射而使预成形结构p2从黏着层ad以及衬底sub上剥离。

在预成形结构p2从黏着层ad以及衬底sub上剥离之后，于预成形结构p2上形成一介电材料130以覆盖第一集成电路110的第一表面112以及第一导电端子114。如图1d所绘示，介电材料130可用以保护第一表面112以及第一导电端子114。在一些实施例中，介电材料130例如为聚苯恶唑(polybenzoxazole，pbo)或其他适合的聚合物介电材料。

请参照图1e，在介电材料130形成于预成形结构p2之后，预成形结构p2以及介电材料130会被放置于由固定架h所支撑住的膜片tp上。在一些实施例中，前述的膜片tp可为黏着在预成形结构p2上的晶粒切割用膜片(die-sawtape)，而固定架h可为具有开口的框体，且膜片tp固定于框体的开口内。之后，预成形结构p2以及介电材料130会被单体化(singulated)而形成多个芯片模块100及/或多芯片模块100a。在进行完单体化工艺之后，芯片模块100及/或多芯片模块100a仍然黏附于膜片tp上。

预成形结构p2以及介电材料130例如是透过晶粒切割工艺而被单体化。在绝缘材料120b以及预成形结构p2被切割之后，便形成了多个用以包覆第一集成电路110的侧壁的第一绝缘包封体120c。在介电材料130被切割之后，便形成了多个第一介电层130a(例如pbo层)，且介电层130a覆盖第一集成电路110的第一表面112、第一绝缘包封体120c的上表面以及第一导电端子114的上表面。在另一些实施例中，可依据实际设需求而省略介电材料130以及介电层130a的制作。换言之，第一集成电路110的第一表面112以及第一导电端子114可被暴露。

如图1e所绘示，本实施例可制造出多种不同型态的芯片模块(例如芯片模块100及多芯片模块100a)。前述的芯片模块100及多芯片模块100a的厚度实质上等于第二集成电路200(绘示于图5中)的厚度。在芯片模块100中，仅有单一个第一集成电路110嵌于第一绝缘包封体120c中。换言之，芯片模块100的第一绝缘包封体120c包括一个用以容纳第一集成电路110的第一贯孔th。在芯片模块100a中，两个第一集成电路110嵌于第一绝缘包封体120c中。换言之，多芯片模块100a的第一绝缘包封体120c包括两个用以容纳第一集成电路110的第一贯孔th。第一贯孔th的数量对应于第一集成电路110的数量。

如图1b至图1e所绘示，在完成前述的厚度均一化工艺之后，芯片模块100及/或多芯片模块100a的厚度误差、厚度差异可以趋于最小化。

图2a至图2e为依照一些实施例所绘示的芯片模块的另一种制造流程。请参照图1a至图1e以及图2a至图2e，除了图2c中的经研磨的预成形结构p2'的形成方式之外，图2a至图2e中的制造流程与图1a至图1e中的制造流程类似。

请参照图2b至图2d，前述的预成形结构p1被研磨而形成经研磨的预成形结构p2'。具体而言，绝缘材料120a被研磨以形成一绝缘材料120a'(绘示于图2c与2d中)，且在绝缘材料120a被研磨之后，第一集成电路110的背面未显露于外。在一些实施例中，绝缘材料120a(绘示于图2b中)被研磨以使得经研磨的预成形结构p2'(绘示于图2c中)的厚度实质上等于第二集成电路200(绘示于图5中)的厚度。

在另一些实施例中，预成形结构p1的研磨工艺可以被省略。换言之，绝缘材料120a的厚度实质上等于第二集成电路200(绘示于图5中)的厚度，且无需进行进一步的研磨工艺以减少绝缘材料120a的厚度。

请参照图2e，在预成形结构p2'上形成介电材料130之后，预成形结构p2'以及介电材料130会被放置于由固定架h所支撑住的膜片tp上。在一些实施例中，前述的膜片tp可为黏着在预成形结构p2'上的晶粒切割用膜片，而固定架h可为具有开口的框体，且膜片tp固定于框体的开口内。之后，预成形结构p2'以及介电材料130会被单体化而形成多个芯片模块100b、多个芯片模块100c及/或多芯片模块100d。在进行完单体化工艺之后，芯片模块100b、芯片模块100c及/或多芯片模块100d仍然黏附于膜片tp上。

预成形结构p2'以及介电材料130例如是透过晶粒切割工艺而被单体化。在绝缘材料120b'以及预成形结构p2'被切割之后，便形成了多个用以包覆第一集成电路110的侧壁的第一绝缘包封体120c'。在介电材料130被切割之后，便形成了多个第一介电层130a，且第一介电层130a覆盖第一集成电路110的第一表面112、第一绝缘包封体120c'的上表面以及第一导电端子114的上表面。在另一些实施例中，可依据实际设需求而省略介电材料130以及第一介电层130a的制作。换言之，第一集成电路110的第一表面112以及第一导电端子114可被暴露。

如图2e所绘示，本实施例可制造出多种不同型态的芯片模组(例如芯片模块100b、芯片模块100c及多芯片模块100d)。前述的芯片模块100b、芯片模块100c及多芯片模块100d的厚度实质上等于第二集成电路200(绘示于图5中)的厚度。在芯片模块100b与芯片模块100c中，仅有单一个第一集成电路110嵌于第一绝缘包封体120c'中，且芯片模块100b与芯片模块100c的第一绝缘包封体120c'分别包括一个用以容纳第一集成电路110的凹槽cv。凹槽cv的深度小于第一绝缘包封体120c'的厚度。此外，芯片模块100b中的凹槽cv与芯片模块100c中的凹槽cv可具有不同的深度，且芯片模块100b中的第一集成电路110与芯片模块100c中的第一集成电路110可具有不同的厚度。

在多芯片模块100d中，两个第一集成电路110嵌于第一绝缘包封体120c'中，且多芯片模块100d的第一绝缘包封体120c'包括两个用以容纳第一集成电路110的凹槽cv。在一些实施例中，多芯片模块100d中的凹槽cv可具有不同的深度，而凹槽cv的深度小于第一绝缘包封体120c'的厚度，且多芯片模块100d中的多个第一集成电路110可具有不同的厚度。凹槽cv的数量对应于第一集成电路110的数量。

图3a至图3e为依照一些实施例所绘示的芯片模块的又一种制造流程。请参照图2a至图2e以及图3a至图3e，除了图3c中的经研磨的预成形结构p2”的形成方式之外，图3a至图3e中的制造流程与图2a至图2e中的制造流程类似。

请参照图3b至图3d，前述的预成形结构p1被研磨而形成经研磨的预成形结构p2”。具体而言，绝缘材料120a被研磨以形成一绝缘材料120b”(绘示于图3c与3d中)，且在绝缘材料120a被研磨之后，第一集成电路110的背面未显露于外。在一些实施例中，绝缘材料120a(绘示于图3b中)被研磨以使得经研磨的预成形结构p2”(绘示于图3c中)的厚度实质上等于第二集成电路200(绘示于图5中)的厚度。

请参照图3e，在介电材料130形成于预成形结构p2”之后，预成形结构p2”以及介电材料130会被放置于由固定架h所支撑住的膜片tp上。在一些实施例中，前述的膜片tp可为黏着在预成形结构p2”上的晶粒切割用膜片，而固定架h可为具有开口的框体，且膜片tp固定于框体的开口内。之后，预成形结构p2”以及介电材料130会被单体化而形成多个多芯片模块100e。在进行完单体化工艺之后，多芯片模块100e仍然黏附于膜片tp上。

预成形结构p2”以及介电材料130例如是透过晶粒切割工艺而被单体化。在绝缘材料120b”以及预成形结构p2”被切割之后，便形成了多个用以包覆第一集成电路110的侧壁的第一绝缘包封体120c”。在介电材料130被切割之后，便形成了多个第一介电层130a，且第一介电层130a覆盖第一集成电路110的第一表面112、第一绝缘包封体120c”的上表面以及第一导电端子114的上表面。在另一些实施例中，可依据实际设需求而省略介电材料130以及第一介电层130a的制作。换言之，第一集成电路110的第一表面112以及第一导电端子114可被暴露。

如图3e所绘示，前述的多芯片模块100e的厚度实质上等于第二集成电路200(绘示于图5中)的厚度。在多芯片模块100e中，两个具有不同厚度的第一集成电路110嵌于第一绝缘包封体120c”中，且第一绝缘包封体120c”包括用以容纳第一集成电路110的一个凹槽cv以及一个第一贯孔th。凹槽cv的深度小于第一绝缘包封体120c”的厚度。凹槽cv与第一贯孔th的总数量对应于第一集成电路110的数量。

图4至图10为依照一些实施例所绘示的一种整合扇出型封装的制造流程剖视图。

请参照图4，提供具有一剥离层db形成于其上的一载板c。剥离层db例如是形成于载板c的上表面上。在一些实施例中，载板c例如是玻璃衬底，而剥离层db例如是形成于玻璃衬底上的光热转换释放层。然而，前述剥离层db与载板c的材质仅为举例之用，本揭露不以此为限。

请参照图5，将至少一芯片模块100以及一第二集成电路200放置于载板c所承载的剥离层db上。在图5中，二芯片模块100被放置于剥离层db上。然而，前述芯片模块100的数量仅为举例之用，本揭露不以此为限。在另一些实施例中，在将芯片模块100以及第二集成电路200取放于剥离层db之前，可于剥离层db上形成一介电材料(未绘示)。在一些实施例中，介电材料例如为聚苯恶唑(polybenzoxazole，pbo)或其他适合的聚合物介电材料。

如图5所绘示，芯片模块100以及第二集成电路200具有实质上相同的厚度。换言之，第一导电端子114以及第二导电端子204的高度实质上相互齐平(leveling)。第二集成电路200包括一第二表面202以及分布于第二表面202上的多个第二导电端子204。在一些实施例中，芯片模块100内的第一集成电路110的第一表面112与第二集成电路200的第二表面202实质上共平面。此外，第一导电端子114的高度例如实质上等于第二导电端子204的高度。

第一介电层130a包覆第一集成电路110的第一表面112，且第二介电层210包覆第二集成电路200的第二表面202。第二导电端子204分布于第二表面202上，且第二导电端子204被第二介电层210覆盖与保护。在一些实施例中，第一介电层130a与第二介电层210具有实质上相同的厚度。在一些实施例中，第二介电层210的材质例如为聚苯恶唑(polybenzoxazole，pbo)或其他适合的聚合物介电材料。此外，第二介电层210的材质可与第一介电层130a的材质相同或不同。在另一些实施例中，可依据实际设需求而省略介电材料130以及第二介电层210的制作。在其他可行的实施例中，可依据实际设需求而省略第介电材料130或第二介电层210的制作。换言之，仅有第一介电层130a或第二介电层210被形成。

请参照图6，于载板c所承载的剥离层db上形成一绝缘材料220以包覆芯片模块100以及第二集成电路200。如图6所绘示，绝缘材料220包覆第一介电层130a与第二介电层210，第一介电层130a位于绝缘材料220与芯片模块100之间，且第二介电层210位于绝缘材料220与第二集成电路200之间。在一些实施例中，绝缘材料220例如是模制工艺所形成的封装胶体。

请参至照图7，绝缘材料220、第一介电层130a以及第二介电层210会被研磨直到第一导电端子114的上表面以及第二导电端子204的上表面被暴露为止。在绝缘材料220、第一介电层130a以及第二介电层210被研磨之后，第二绝缘包封体220a会形成于载板c上。第一导电端子114以及第二导电端子204可藉由第一绝缘包封体120c与第二绝缘包封体220a而暴露。

在绝缘材料220、第一介电层130a以及第二介电层210被研磨之后，第一介电层130a会被部份移除以形成一第一介电层130a'，且第二介电层210会被部份移除以形成第二介电层210'。如图7所绘示，在研磨工艺进行之后，第一介电层130a'会从侧向包覆第一导电端子114，且第二介电层210'会从侧向包覆第二导电端子204。此外，第二绝缘包封体220a的厚度大于第一绝缘包封体120c的厚度。

如图7所绘示，第二绝缘包封体220a至少包覆住芯片模块100的侧壁以及第二集成电路200的侧壁。由于芯片模块100的第二绝缘包封体220a与第一绝缘包封体120c是分别透过不同的模制工艺所制造，因此第二绝缘包封体220a与第一绝缘包封体120c之间仍会有接口(interfaces)形成。第二绝缘包封体220a可进一步包覆住第一介电层130a'的侧壁以及第二介电层210'的侧壁。此外，第二绝缘包封体220a包括用以容纳芯片模块100以及第二集成电路200的多个第二贯孔th'。

如图7所绘示，值得注意的是，第一导电端子114的上表面、第二导电端子204的上表面、第一介电层130a'的暴露表面以及第二介电层210'的暴露表面实质上共平面。

如图8所绘示，在第二绝缘包封体220a形成之后，接着形成与芯片模块100的第一导电端子114以及第二集成电路200的第二导电端子204电性连接的重布线路结构230。重布线路结构230形成于第一介电层130a'的暴露表面、第二介电层210'的暴露表面以及第二绝缘包封体220a的上表面上。

如图8所绘示，第一介电层130a'位于第一集成电路100的第一表面112与重布线路结构230之间，而第二介电层210'位于第二集成电路200的第二表面202与重布线路结构230之间。换言之，重布线路结构230形成于第一集成电路100的第一表面112、第二集成电路200的第二表面202以及第一绝缘包封体120c的上方。此外，重布线路结构230与第二绝缘包封体220a接触。

请参照图9，在重布线路结构230形成之后，接着形成多个位于重布线路结构230上且与重布线路结构230电性连接的导电球或凸块240及/或多个无源组件250。在一些实施例中，导电球或凸块240透过植球工艺(ballplacementprocess)以及回焊工艺(refloeprocess)设置于重布线路结构230上，而无源组件250透过焊工艺设置于重布线路结构230。在一些实施例中，导电球或凸块240例如为控制塌陷高度芯片连接(controlledcollapsechipconnectionbumps，c4bumps)或铜凸块。

请参照图10，在导电球或凸块240及/或无源组件250设置之后，接着令剥离层db从芯片模块100、第二集成电路200以及第二绝缘包封体220a上剥离。在一些实施例中，前述的剥离层db(例如光热转换释放层)可被紫外光雷射照射而使剥离工艺能够顺利进行。

图11至图13为依照不同实施例所绘示的不同整合扇出型封装的剖视图。请参照图11，前述的整合扇出型封装包括二芯片模块100、第二集成电路200、第二绝缘包封体220a以及重布线路结构230。各个芯片模块100包括第一绝缘包封体120c以及至少一个嵌于第一绝缘包封体120c中的第一集成电路110。各个第一集成电路110包括一第一表面112以及分布于第一表面112上的多个第一导电端子114。第二集成电路200包括一第二表面202以及分布于第二表面202上的多个第二导电端子204。芯片模块100与第二集成电路200嵌于第二绝缘包封体220a中。第一导电端子114以及第二导电端子204可藉由第一绝缘包封体120c以及第二绝缘包封体220a而暴露。重布线路结构230覆盖第一表面112、第二表面202、第一绝缘包封体120c以及第二绝缘包封体220a。重布线路结构230与第一导电端子114以及第二导电端子204电性连接。

请参照图11至图13，图12与图13中所绘示的整合扇出型封装与图11中所绘示的整合扇出型封装类似。在图12中所绘示的整合扇出型封装使用了芯片模块100以及芯片模块100c。在图13中所绘示的整合扇出型封装使用了芯片模块100b以及芯片模块100c。

在另一些实施例中，整合扇出型封装可仅包括一个芯片模块，且此芯片模块可为芯片模块100、多芯片模块100a、芯片模块100b、芯片模块100c、多芯片模块100d或多芯片模块100e。在其他可行的实施例中，整合扇出型封装可包括二或更多个芯片模块，且这些芯片模块可选自芯片模块100、多芯片模块100a、芯片模块100b、芯片模块100c、多芯片模块100d以及多芯片模块100e。

在上述的實施例中，透過厚度均一化工艺可以讓第一積體電路110的厚度誤差或厚度差異趨於最小化。據此，上述的整合扇出型封裝具有良好的信賴性以及製造良率。

本发明的实施例提供一种整合扇出型封装，其包括芯片模块、第二集成电路、第二绝缘包封体以及重布线路结构。芯片模块包括第一绝缘包封体以及至少一嵌于第一绝缘包封体中的第一集成电路。第一集成电路包括第一表面以及分布于第一表面上的多个第一导电端子。第二集成电路包括第二表面以及分布于第二表面上的多个第二导电端子。芯片模块与第二集成电路嵌于第二绝缘包封体中。第一导电端子以及第二导电端子藉由第一绝缘包封体以及第二绝缘包封体而暴露。重布线路结构覆盖第一表面、第二表面、第一绝缘包封体以及第二绝缘包封体。重布线路结构与第一导电端子以及第二导电端子电性连接。

上述的整合扇出型封装中，第一绝缘包封体包覆第一集成电路的侧壁，且第二绝缘包封体包覆芯片模块的侧壁以及第二集成电路的侧壁。

上述的整合扇出型封装中，芯片模块更包括位于第一集成电路的

上述的整合扇出型封装更包括位于第二集成电路的第二表面与重布线路结构之间的一第二介电层，其中第二介电层从侧向包覆第二导电端子。

上述的整合扇出型封装中，第一集成电路的第一表面与第二集成电路的第二表面实质上共平面。

上述的整合扇出型封装中，第一绝缘包封体包括用以容纳第一集成电路的一第一贯孔，第二绝缘包封体包括用以容纳芯片模块以及第二集成电路的多个第二贯孔，且第一集成电路与第二集成电路具有实质上相同的厚度。

上述的整合扇出型封装中，第一绝缘包封体包括用以容纳第一集成电路的一凹槽，凹槽的深度小于第一绝缘包封体的厚度，第二绝缘包封体包括用以容纳芯片模块以及第二集成电路的多个贯孔，且第一集成电路的厚度小于第二集成电路的厚度。

上述的整合扇出型封装中，芯片模块包括至少二具有不同厚度的第一集成电路的多芯片模块，第一绝缘包封体包括至少二具有不同深度的凹槽以容纳至少二第一集成电路，凹槽的深度小于第一绝缘包封体的厚度，第二绝缘包封体包括用以容纳芯片模块以及第二集成电路的多个贯孔，且第一集成电路的厚度小于第二集成电路的厚度。

上述的整合扇出型封装中，芯片模块包括至少二具有不同厚度的第一集成电路的多芯片模块，第一绝缘包封体包括用以容纳至少二第一集成电路的一凹槽以及一第一贯孔，凹槽的深度小于第一绝缘包封体的厚度，第二绝缘包封体包括用以容纳芯片模块以及第二集成电路的多个第二贯孔，且芯片模块与第二集成电路具有实质上相同的厚度。

本发明的实施例提供一种形成整合扇出型封装的方法，其包括下列步骤。提供至少一芯片模块，至少一芯片模块包括第一绝缘包封体以及嵌于第一绝缘包封体中的至少一第一集成电路，其中至少一第一集成电路包括第一表面以及分布于所述第一表面上的多个第一导电

上述的方法中，提供至少一芯片模块包括：透过一黏着层将多个第一集成电路设置于一基板上，黏着层位于第一集成电路与基板之间，且各第一集成电路分别包括所述第一表面与第一导电端子；以一封装胶体包覆第一集成电路以形成一预成形结构，预成形结构包括所述封装胶体以及嵌于封装胶体中的第一集成电路；令预成形结构自黏着层上剥离；以及将预成形结构单体化，以形成多个芯片模块，其中各芯片模块包括第一集成电路中的至少一者。

上述的方法中，提供至少一芯片模块包括：透过一黏着层将多个第一集成电路设置于一基板上，黏着层位于第一集成电路与基板之间，且各第一集成电路分别包括第一表面与第一导电端子；以一封装胶体包覆第一集成电路以形成一预成形结构，预成形结构包括封装胶体以及嵌于封装胶体中的第一集成电路；研磨封装胶体直到预成形结构的厚度实质上等于第二集成电路的厚度；令预成形结构自黏着层上剥离；以及将预成形结构单体化，以形成多个芯片模块，其中各芯片模块包括第一集成电路中的至少一者。

上述的方法中，封装胶体包覆第一集成电路，且至少部份第一集成电路在封装胶体被研磨之后被曝露。

上述的方法中，配置于载板上的至少一芯片模块以及第二集成电路具有实质上相同的厚度。

本发明的实施例提供一种形成整合扇出型封装的方法，其包括下列步骤。透过黏着层将多个第一集成电路设置于衬底上。各个第一集成电路包括面向所述衬底的第一表面以及分布于第一表面上的多个第一导电端子。第一集成电路被封装胶体所包覆以形成预成形结构。预成形结构自黏着层上剥离。将预成形结构单体化，以形成多个芯片模块，且各个芯片模块包括至少一第一集成电路。将芯片模块的至少其中一者提供至具有剥离层配置其上的载板上。芯片模块包括第一绝缘包封体以及至少一嵌于第一绝缘包封体中的第一集成电路。第二集成电路包括第二表面以及分布于第二表面上的多个第二导电端子，且第一导电端子以及第二导电端子的高度实质上相互齐平。于剥离层上形成第二绝缘包封体，以包覆住芯片模块的侧壁以及第二集成电路的侧壁。于芯片模块、第二绝缘包封体以及第二集成电路上形成重布线路结构。重布线路结构与第一导电端子以及第二导电端子电性连接。

上述的方法中，预成形结构封装包括封装胶体以及嵌于封装胶体中的第一集成电路。

上述的方法更包括：研磨封装胶体直到预成形结构的厚度实质上等于第二集成电路的厚度。

上述的方法中，封装胶体包覆第一集成电路，且至少部份第一集成电路在封装胶体被研磨之后被曝露。

上述的方法中，配置于载板上的至少一芯片模块以及第二集成电路具有实质上相同的厚度。

上述的方法更包括：令剥离层自至少一芯片模块、第二集成电路以及第二绝缘包封体上剥离。

以上概述了多个实施例的特征，使本领域普通技术人员可更佳了解本发明的态样。本领域普通技术人员应理解，其可轻易地使用本发明作为设计或修改其他工艺与结构的依据，以实行本文所介绍的实施例的相同目的和/或达到相同优点。本领域普通技术人员还应理解，这种等效的设置并不悖离本发明的精神与范畴，且本领域普通技术人员在不悖离本发明的精神与范畴的情况下可对本文做出各种改变、置换以及变更。