一种降低低压TrenchDMOS导通电阻的制造方法与流程

本发明涉及一种半导体器件的制造方法，尤其是一种降低低压Trench DMOS（沟槽型双扩散金属氧化物半导体）的导通电阻的制造方法，属于半导体器件的制造技术领域。

背景技术：

在半导体器件领域，MOS器件采用Rdson参数来定义导通电阻，Rdson是器件特性最重要的参数。MOS器件一直处于导通的状态很容易发热，且慢慢升高的结温会导致RDSON增加，这样会增加器件的功率损耗，影响器件性能。

目前，Trench DMOS（沟槽型双扩散金属氧化物半导体）器件的Rdson=Rs（源区电阻）+Rch（沟道电阻）+Repi（外延层电阻）+Rb（衬底电阻），在半导体集成电路中，在保持器件其他参数基本不变前提下，为降低普通的低压Trench DMOS器件的导通电阻，主要方法是尽可能的缩小元胞设计尺寸，提升沟道密度，减小器件单位面积导通电阻，但是由于现有生产线工艺能力的限制，元胞设计尺寸不可能无限制缩小；此外，通过减小Rs（源区电阻）、Rch（沟道电阻）或Repi（外延层电阻）来减小导通电阻，相应的器件的其他参数会改变，亦不可取。

技术实现要素：

本发明针对现有低压Trench DMOS存在的问题，提供一种降低低压Trench DMOS的导通电阻的制造方法，该方法在不更改元胞设计尺寸和器件其他参数的基础上，通过降低衬底的电阻率及采用与之相匹配的工艺方法来降低低压Trench DMOS的导通电阻。

为实现以上技术目的，本发明的技术方案是：一种降低低压Trench DMOS的导通电阻的制造方法，所述Trench DMOS器件包括元胞区和终端区，所述终端区围绕在元胞区的周围，所述元胞区包括若干个元胞单元，其特征是，所述元胞单元的制造方法包括步骤：

提供一超重掺杂第一导电类型衬底，所述超重掺杂第一导电类型衬底上生长第一导电类型外延层，所述超重掺杂第一导电类型衬底的下表面为第一主面，所述第一导电类型外延层的上表面为第二主面；

在第二主面上通过刻蚀形成多个阵列型沟槽，再通过两次离子注入和退火先后形成多个体区和源区；或者在第二主面上通过两次离子注入和退火先后形成多个体区和源区，再通过刻蚀形成多个阵列型沟槽；

所述第二主面上和沟槽内生长氧化层，沟槽内的氧化层形成栅氧化层，在栅氧化层形成的槽内淀积充满导电多晶硅，形成栅极；所述体区为第二导电类型体区，源区为第一导电类型源区，所述第二导电类型体区的注入能量大于90Kev，退火工艺温度不超过1100^oC；

在第二主面上淀积绝缘介质层，在所述绝缘介质层的表面进行选择性刻蚀，在第二导电类型体区上形成接触孔；

在接触孔内淀积金属，形成源极金属，在第一主面上淀积金属层，形成漏极金属。

进一步地，所述超重掺杂第一导电类型衬底的电阻率不超过1.1 mohm·cm。

进一步地，整个工艺过程中的工艺温度均不超过1100^oC。

进一步地，所述沟槽位于第二导电类型体区之间，所述第一导电类型源区位于第二导电类型体区内且与沟槽邻接。

进一步地，所述沟槽的形成过程是，在所述第二主面上淀积一层阻挡层，通过常规的光刻、干法刻蚀工艺进行选择性刻蚀，在第一导电类型外延层内形成沟槽，然后去掉阻挡层。

进一步地，所述阻挡层为SIO₂阻挡层或SIN/SIO₂阻挡层。

进一步地，所述接触孔的深度大于第一导电类型源极的深度，且小于第二导电类型层体区的深度。

进一步地，所述源极金属和栅极之间通过绝缘介质层隔离。

进一步地，所述绝缘介质层为化学气相淀积生成的未掺杂硅玻璃或掺杂硅玻璃。

进一步地，对于N型Trench DMOS器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型Trench DMOS器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。

与传统低压Trench DMOS器件的制造方法相比，本发明具有以下优点：

1、本发明的制造方法在不改变元胞设计尺寸和器件其他参数的基础上，通过采用超低电阻率（<=1.1 mohm·cm）的衬底及与超低电阻率衬底相匹配的工艺方法（提高了第二导电类型体区的注入能量，降低了第二导电类型体区的退火温度）来达到降低器件导通电阻的目的；

2、本发明制造方法的工艺温度均不高于1100^oC，由于衬底掺杂浓度较高，过高的工艺温度（1100^oC以上）会导致外延层出现滑移线等缺陷，影响器件性能工艺温度不高于1100^oC能有效降低衬底杂质的自扩散，使器件参数更稳定。

附图说明

图1 为低压Trench DMOS元胞区的剖面结构示意图。

图2为本发明实施例1外延层形成的剖面结构示意图。

图3为本发明实施例1阻挡层形成的剖面结构示意图。

图4为本发明实施例1沟槽形成的剖面结构示意图。

图5为本发明实施例1去掉阻挡层的剖面结构示意图。

图6为本发明实施例1栅氧化层和导电多晶硅形成的剖面结构示意图。

图7为本发明实施例1栅极形成的剖面结构示意图。

图8为本发明实施例1第二导电类型体区形成的剖面结构示意图。

图9为本发明实施例1第一导电类型层形成的剖面结构示意图。

图10为本发明实施例1绝缘介质层形成的剖面结构示意图。

图11为本发明实施例1接触孔和第一导电类型源区形成的剖面结构示意图。

附图说明：1-超重掺杂第一导电类型衬底、2-第一导电类型外延层、001-第一主面、002-第二主面、3-阻挡层、4-沟槽、5-栅氧化层，6-栅极、7-第二导电类型体区、8-第一导电类型源区、9-绝缘介质层，10-源极金属、11-漏极金属。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

本发明实施例中只描述低压Trench DMOS元胞区的元胞单元的制造方法，终端去的制造方法与元胞区类似，此处不再赘述。

实施例1为先形成沟槽结构后形成体区和源区的一种降低低压Trench DMOS的导通电阻的制造方法，所述Trench DMOS器件包括元胞区和终端区，所述终端区围绕在元胞区的周围，所述元胞区包括若干个元胞单元，其特征是，所述元胞单元的制造方法包括如下步骤：

如图2所示，提供一超重掺杂第一导电类型衬底1，所述超重掺杂第一导电类型衬底1上生长第一导电类型外延层2，所述超重掺杂第一导电类型衬底1的下表面为第一主面001，所述第一导电类型外延层2的上表面为第二主面002；所述超重掺杂第一导电类型衬底1的电阻率不超过1.1mohm·cm。

如图3所示，在第二主面002上淀积用于沟槽4刻蚀的阻挡层3；所述阻挡层3为SIO₂阻挡层或SIN/SIO₂阻挡层。

如图4所示，通过常规的光刻、干法刻蚀工艺，在第一导电类型外延层2内形成多个阵列型的沟槽4；

如图5所示，通过常规湿法剥离工艺去掉阻挡层3；

如图6所示，采用热氧化方法，在第二主面002上表面和沟槽4内生长氧化层，沟槽4内的氧化层形成栅氧化层5，在氧化层上淀积导电多晶硅；

如图7所示，通过干法刻蚀工艺，刻蚀导电多晶硅，去掉第二主面002上的导电多晶硅，保留在沟槽4内的导电多晶硅形成栅极6；

如图8所示，在沟槽4之间注入第二导电类型离子，并退火，形成第二导电类型体区7，所述第二导电类型体区7的注入能量大于90Kev，退火工艺温度不超过1100^oC；

如图9所示，在第二导电类型体区7内注入第一导电类型离子，并退火，形成第一导电类型层；

如图10所示，在第二主面002上淀积绝缘介质层9；所述绝缘介质层9为化学气相淀积生成的未掺杂硅玻璃或掺杂硅玻璃。

如图11所示，通过光刻、干法刻蚀工艺，对绝缘介质层9和第一导电类型层选择性刻蚀，在第二导电类型体区7上形成第一导电类型源区8和接触孔；所述接触孔与第一导电类型源区8左右邻接，所述接触孔的深度大于第一导电类型源区8的深度，且小于第二导电类型层体区7的深度。

如图1所示，在接触孔内淀积金属，形成源极金属10，在第一主面001上淀积金属层，形成漏极金属11；

实施例2为先形成体区和源区后形成沟槽结构的一种降低低压Trench DMOS的导通电阻的制造方法，所述Trench DMOS器件包括元胞区和终端区，所述终端区围绕在元胞区的周围，所述元胞区包括若干个元胞单元，其特征是，所述元胞单元的制造方法包括如下步骤：

如图2所示，提供一超重掺杂第一导电类型衬底1，所述超重掺杂第一导电类型衬底1上生长第一导电类型外延层2，所述超重掺杂第一导电类型衬底1的下表面为第一主面001，所述第一导电类型外延层2的上表面为第二主面002；所述超重掺杂第一导电类型衬底1的电阻率不超过1.1mohm·cm。

在第二主面002上选择性注入第二导电类型离子，并退火，形成第二导电类型体区7，所述第二导电类型体区7的注入能量大于90Kev，退火工艺温度不超过1100^oC；

在第二导电类型体区7内注入第一导电类型离子，并退火，形成第一导电类型层，退火工艺温度不超过1100^oC；

在第二主面002上淀积用于沟槽4刻蚀的阻挡层3；所述阻挡层3为SIO₂阻挡层或SIN/SIO₂阻挡层。

通过常规的光刻、干法刻蚀工艺，在第一导电类型外延层2内的第二导电类型体区7之间形成多个阵列型的沟槽4；

通过常规湿法剥离工艺去掉阻挡层3；

采用热氧化方法，在第二主面002上和沟槽4内生长氧化层，沟槽4内的氧化层形成栅氧化层5，在氧化层上淀积导电多晶硅；

如图9所示，通过干法刻蚀工艺，刻蚀导电多晶硅，去掉第二主面002上的导电多晶硅，在沟槽4内的导电多晶硅形成栅极6；

如图10所示，在第二主面002上淀积绝缘介质层9；所述绝缘介质层9为化学气相淀积生成的未掺杂硅玻璃或掺杂硅玻璃。

如图11所示，通过光刻、干法刻蚀工艺，对绝缘介质层9和第一导电类型层选择性刻蚀，在第二导电类型体区7上形成第一导电类型源区8和接触孔；所述接触孔与第一导电类型源区8左右邻接，所述接触孔的深度大于第一导电类型源区8的深度，且小于第二导电类型层体区7的深度。

如图1所示，在接触孔内淀积金属，形成源极金属10，在第一主面001下淀积金属层，形成漏极金属11；

上述实施例中，所述沟槽4位于第二导电类型体区7之间，所述第一导电类型源区8位于第二导电类型体区7内且与沟槽4邻接；所述接触孔的深度大于第一导电类型源区8的深度，且小于第二导电类型层体区7的深度；所述源极金属10和栅极6之间通过绝缘介质层9隔离。

上述实施例中，对于N型Trench DMOS器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型Trench DMOS器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。

本发明整个工艺过程中的工艺温度均不超过1100^oC，是由于工艺温度过高时，超重掺杂第一导电类型衬底1容易自扩散，导致第一导电类型外延层2出现滑移线等缺陷，影响器件性能；在第二导电类型体区7形成过程中，由于退火工艺温度不能超过1100^oC（相较与传统工艺温度偏低），将导致第二导电类型离子注入的结深变浅，因此，必须增加第二导电类型离子注入能量，所述注入能量需大于90Kev，使第二导电类型体区7的结深与传统器件相当。

本发明通过增加第一导电类型衬底1的掺杂浓度，从而降低第一导电类型衬底1的电阻率，所述电阻率不超过1.1 mohm·cm，相应的第二导电类型体区7形成过程中增加第二导电类型离子注入能量，同时降低退火工艺温度，根据导通电阻Rdson=Rs（源区电阻）+Rch（沟道电阻）+Repi（外延层电阻）+Rb（衬底电阻），其中衬底电阻Rb降低，器件的导通电阻Rdson降低。

以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际的结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。