一种T型槽栅MOSFET的制作方法

本发明属于功率半导体技术领域，特别涉及一种T型槽栅MOSFET。

背景技术：

由于在大功率驱动电路中受驱动电路中的各种寄生参数、功率MOS管栅电容等的影响，驱动信号会出现不确定的振荡，栅极振荡会大大影响系统的性能稳定。在器件设计过程中，栅极电阻越大栅极振荡越小，栅漏电容越小栅振荡越小。而功率MOS管的EMI特性和功率管的开关特性存在折中关系，所以在设计中常常需要同时考虑器件的各个参数以获得最优的开关特性和抗EMI能力。目前提出的RSO结构和split-gate RSO结构都已经减小栅漏电容。

功率器件在动态过程中(如开启、关断、电流电压突变等过程)发生的失效，与在静态过程中的失效相比，失效率高，失效机理也更加复杂。而非箝位感性负载下的开关过程(Unclamped Inductive Switching，UIS)通常被认为是功率DMOS在系统应用中所能遭遇的最极端电热应力情况。因为在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效，而且UIS失效带来的损伤通常是破坏性的，因此以抗UIS失效能力是衡量功率器件可靠性的重要指标之一。

目前主要通过降低寄生电阻Rb、改变雪崩电流路径和优化contact设计等方面提高器件的UIS能力。在低压VDMOS设计里，通过在源区下方高能量注入阻挡层来降低寄生三极管的基区电阻，以及采用“凹形”Pbody结构，将雪崩击穿点进行限定以避开源区下的Pbody电阻等方法已经有效抑制了UIS失效。然而这些方法会对器件的阈值和导通电阻有影响。本发明提出一种新结构，提高了器件UIS能力，同时抑制了导通电阻的增加，并且改善了EMI振荡特性。

技术实现要素：

本发明针对上述问题，提出一种T型槽栅MOSFET。

本发明的技术方案：一种T型槽栅MOSFET，包括从下至上依次层叠设置的漏极电极1、N型重掺杂单晶硅衬底2、N-外延层3和源极电极10；所述N-外延层3上层中部具有Pbody区7，N-外延层3两侧具有深槽金属6；所述深槽金属6的上表面与源极电极10接触；所述Pbody 区7与深槽金属6之间的N-外延层3上层具有N+掺杂区13，所述N+掺杂区13的上表面与源极电极10接触，N+掺杂区13的侧面分别与Pbody区7和深槽金属6接触；所述N+掺杂区13的正下方具有P型基区5，所述P型基区5的上表面与N+掺杂区13的下表面接触，P型基区5的侧面分别与Pbody区7和深槽金属6接触；所述P型基区5下方具有重掺杂P+区4，所述重掺杂P+区4的上表面与P型基区5的下表面接触，重掺杂P+区4将深槽金属6的下端包围；所述源极电极10中具有第一栅氧化层12，所述第一栅氧化层12的下表面与Pbody区7的上表面和部分N+掺杂区13的上表面接触；所述第一栅氧化层12中具有第一栅极9，所述第一栅极9的上表面与源极电极10通过介质层11隔离；所述第一栅极9的下表面中部与第二栅极8连接，所述第二栅极8沿器件垂直方向向下贯穿Pbody区7并延伸至N-外延层3，所述第一栅极9与第二栅极8相互垂直构成“T”字型，所述第二栅极8与body区7之间通过第二栅氧化层14隔离，所述第二栅极8的底端连接有氧化层深槽15；所述氧化层深槽15和重掺杂P+区4之间的N-外延层3中具有重掺杂埋层p+区16；所述重掺杂P+区4、P型基区5、重掺杂埋层p+区16的浓度均大于Pbody区7。

上述方案中，N+掺杂区13与源极电极10和深槽金属6均形成欧姆接触；重掺杂P+区4和P型基区5与深槽金属6形成欧姆接触。

进一步的，所述重掺杂P+区4的掺杂浓度大于N-外延层3的掺杂浓度两个数量级。

本发明的有益效果为，本发明在不增加元胞面积的情况下，减小栅漏电容，提高栅源电容，使得器件具有更高的抗漏极电压振荡对栅极影响的能力，以及具有较低的EMI噪声；“倒L”型的P型基区5和重掺杂P+区4减小了寄生三极管的基区电阻，有效防止了寄生三极管的误开启导致的器件UIS失效。

附图说明

图1是本发明所提供的T型槽栅MOSFET结构示意图；

图2是本发明的栅压达到阈值电压时，器件的反型层和电流路径示意图；

图3是常规结构时的雪崩击穿点示意图；

图4是本发明在反向耐压时的雪崩击穿点示意图；

图5-图12是本发明的制造方法的主要工艺步骤示意图；

图13是未加深槽源极金属和P+区域结构在反向击穿时的雪崩电流分布图；

图14是未加深槽源极金属和P+区域结构在反向击穿时的击穿I-V图；

图15是本发明结构在反向击穿时的雪崩电流分布图；

图16是本发明结构在反向击穿时的击穿I-V图；

图17是图13中结构的碰撞电离率示意图；

图18是图14中结构的碰撞电离率示意图；

图19是本发明结构在正向导通时的电流分布图；

图20是本发明结构中T型栅下方的厚氧化层厚度分别为0.5μm时的示意图；

图21是本发明结构中T型栅下方的厚氧化层厚度分别为1μm时的示意图。

具体实施方式

下面结合附图对本发明进行详细的描述

如图1所示，本发明的一种T型槽栅MOSFET，包括从下至上依次层叠设置的漏极电极1、N型重掺杂单晶硅衬底2、N-外延层3和源极电极10；所述N-外延层3上层中部具有Pbody区7，N-外延层3两侧具有深槽金属6；所述深槽金属6的上表面与源极电极10接触；所述Pbody区7与深槽金属6之间的N-外延层3上层具有N+掺杂区13，所述N+掺杂区13的上表面与源极电极10接触，N+掺杂区13的侧面分别与Pbody区7和深槽金属6接触；所述N+掺杂区13的正下方具有P型基区5，所述P型基区5的上表面与N+掺杂区13的下表面接触，P型基区5的侧面分别与Pbody区7和深槽金属6接触；所述P型基区5下方具有重掺杂P+区4，所述重掺杂P+区4的上表面与P型基区5的下表面接触，重掺杂P+区4将深槽金属6的下端包围；所述源极电极10中具有第一栅氧化层12，所述第一栅氧化层12的下表面与Pbody区7的上表面和部分N+掺杂区13的上表面接触；所述第一栅氧化层12中具有第一栅极9，所述第一栅极9的上表面与源极电极10通过介质层11隔离；所述第一栅极9的下表面中部与第二栅极8连接，所述第二栅极8沿器件垂直方向向下贯穿Pbody区7并延伸至N-外延层3，所述第一栅极9与第二栅极8相互垂直构成“T”字型，所述第二栅极8与body区7之间通过第二栅氧化层14隔离，所述第二栅极8的底端连接有氧化层深槽15；所述氧化层深槽15和重掺杂P+区4之间的N-外延层3中具有重掺杂埋层p+区16；所述重掺杂P+区4、P型 基区5、重掺杂埋层p+区16的浓度均大于Pbody区7。

本发明的工作原理为：

(1)器件的正向导通：

本发明所提供的一种T型槽栅MOSFET，其正向导通时的电极连接方式为：源极电极10接低电位，漏极电极1接高电位，栅极9外加栅电压。

当栅极9加零电压时，Pbody区7表面无反型层形成，无电流通道形成，因此此时没有电流流过。

当漏极电极1相对于源极电极10加正电压，栅极9外加开启电压，T型栅8、9下方的Pbody区7表面形成载流子积累层。当继续提高外加栅电压，达到或超过开启电压后，该处形成反型层，为载流子提供一条低阻通道，此时器件导通。多子电子在金属化漏极电极1正电位的作用下从N+重掺杂区13通过如图2所示的倒“L型”载流子通道流向源极电极1。另外，由于T型栅8底部的栅氧化层15采取填充厚氧工艺，根据电容表达式：

$C_{gd,sp}=\frac{W1}{Wcell}\left(\frac{C_{OX}{C}_{de}}{C_{OX}+C_{de}}\right)$

W1表示纵向栅8的宽度，

W_cell表示整个元胞的宽度，

C_ox表示纵向栅8下方的氧化层电容，

C_de表示纵向栅8旁边的耗尽层电容。

由于纵向的条形栅8宽度W1和传统栅结构相比有所降低，纵向栅8下方的为厚的氧化层，根据当d提高时，氧化层电容C_ox降低。所以栅漏电容C_gd得到极大的改善，C_gs/C_gd比值提高，使得器件具有更高的抗漏极电压震荡对栅极影响的能力，以及低EMI噪声。

(2)器件的反向阻断：

本发明所提供的一种具有低EMI噪声和高UIS能力的MOSFET，其反向阻断时的电极连接方式为：漏极电极1接高电位，源极电极10和T型栅极9短接且接零电位。

由于栅极9外加零偏压时，电子的导电通路已经不存在，器件处于关断状态。继续增加 反向电压时，Pbody区7下方的N-外延层区3将被进一步耗尽，耗尽层将向靠近漏极电极1一侧扩展以承受反向电压。如图3所示是本发明在反向耐压时的雪崩击穿点示意图和采用常规结构时的雪崩击穿点示意图。在常规结构中，反向击穿电流通过与源极电极电极10欧姆接触的P+区4流过Pbody区7和N-外延层3，由于电流流过Pbody区7的压降可能引起寄生三极管的误开启，所以击穿点位于Pbody区7的下方。与常规结构相比，本发明在反向耐压时，改变了击穿时电流的流通路径，如图4所示，当器件发生雪崩击穿时，深槽金属6和其周围的重掺杂P+区4将击穿点转移至深槽金属电极6下方的P+区。该特点将改善器件的UIS能力。

在器件反向阻断时，深P+区5引入了横向电场，与传统结构相比，该发明反向耐压提高。

图13和图14为未加深槽源极金属和P+区域结构在击穿时电流线图，击穿点位于槽栅底部的拐角处，这种结构的耐压为49.1V。而本发明的击穿点位于深槽P+区域的底部耐压提高至70.4V,如图15和图16。表1中显示本发明的Cgd也得到了较大的改善，和图13和图14所示结构相比，Cgd降低了约60％，这与本发明结构在反向时候耗尽层的展宽有关。

表1未加深槽源极金属和P+区域结构与本发明结构各电学参数比较

当槽栅底部厚氧化层变化时，结构示意图如图8所示，氧化层厚度分别为0.5μm和1μm，表2给出了两种结构的电学参数比较。

表2图20和图21所示两种结构电学参数的比较

本发明结构可以用以下方法制备得到，工艺步骤为：

1、单晶硅准备。采用N型重掺杂单晶硅衬底2，晶向为<100>；

2、外延生长。采用气相外延VPE等方法生长一定厚度和掺杂浓度的N-外延层3；

3、深P+区注入。通过能量变化的离子注入进行重掺杂的P+区4注入，如图5，再刻蚀形成深槽6，如图6；

4、p+埋层区注入，如图7；

4、浅P+区注入，如图8；

5、Pbody区注入，如图9；

6、栅极深槽刻蚀，如图10；

7、栅氧化层生长，淀积纵向和横向多晶硅栅极，如图11；

8、注入N+源区。以多晶硅栅为阻挡层，自对准注入N+源区，如图12；

9、去除表面氧化层后，填充深槽金属6；

10、正面金属化源极。在整个器件表面溅射一层金属铝，形成金属区10；

11、背面减薄、金属化，形成漏极1。