一种倒梯形顶栅结构鳍式场效应晶体管及其制备方法与流程

本发明属于超大规模集成电路制造技术领域，涉及一种倒梯形顶栅结构鳍式场效应晶体管及其制备方法。

背景技术：

当半导体器件进入22nm技术代后，以鳍式场效应晶体管(FinFET)为代表的三维多栅器件(Multi-gate MOSFET,MuGFET)，以其出众的抑制短沟效应能力，高集成密度，与传统CMOS工艺兼容等优点，成为半导体器件的主流。理想的FinFET的Fin结构应该是标准的矩形或者正方形，然而由于尖角处的可靠性隐患以及工艺条件的限制，实际的FinFET的Fin不会是理想的形状。如Intel在22nm技术结点，采用了一种上小下大的类三角形Fin，而在发布下一代14nm技术节点的FinFET时，其用作沟道的Fin结构采用一种尖角圆滑处理的近似矩形的形状。

对三角形Fin来说，由于顶部Fin较薄，它具有较小的等效Fin厚度，栅控能力较强，因而有较小的泄漏电流，同时由于缺少顶栅且沟道截面积小，驱动电流也小。矩形Fin则相反，等效Fin厚度相对大，栅控能力较三角形Fin弱，泄漏电流大，但由于矩形Fin存在顶栅，而顶栅能够为器件贡献相当一部分的驱动电流，且矩形Fin的沟道截面积也较大，因此驱动电流会远高于三角形Fin。

因此，在Intel 14nm的FinFET基础上，亟需对Fin形貌进行优化研究，以获得低泄露电流的同时保持驱动电流不明显退化。

技术实现要素：

针对以上问题，本发明提供了一种倒梯形顶栅结构的鳍式场效应晶体管及其制备方法，以改善现有的公知技术。传统矩形FinFET驱动电流的2/3都集中在Fin的上1/3处，如果能将原本上1/3处的矩形顶栅改为倒梯形顶栅，由于倒梯形栅结构的栅控能力位于三栅和围栅之间，因此倒梯形顶栅FinFET对于Fin上1/3处的栅控能力必定大于矩形顶栅FinFET(三栅的栅控能力)，这使得倒梯形顶栅FinFET泄露电流会较传统FinFET更小。另一方面，倒梯形顶栅FinFET的Fin上1/3处的沟道截面积并未明显减小，因此，并不会带来开态电流的严重退化。

本发明的一个目的在于提供一种倒梯形顶栅结构的鳍式场效应晶体管的制备方法。

本发明的倒梯形顶栅结构的鳍式场效应晶体管的制备方法，包括以下步骤：

A.提供一半导体衬底；

B.形成沟道区的掩膜图形，掩膜线宽用于定义倒梯形Fin顶部的线宽；

B1.淀积一层介质材料作为掩膜层1；

B2.通过光刻技术定义倒梯形Fin顶部的线条宽度；

B3.利用光刻胶为掩蔽，各向异性刻蚀掩膜层1，形成矩形Fin掩膜，矩形Fin掩膜的线

宽即为倒梯形Fin顶部的线条宽度；

B4.去胶；

C.形成源区、漏区、矩形Fin以及器件隔离；

C1.淀积一层介质材料作为掩膜层2，掩膜层1被掩膜层2覆盖，对掩膜层2进行平坦化；

C2.通过光刻技术定义源区和漏区；

C3.各向异性刻蚀掩膜层2和衬底材料，此时由于光刻胶的掩蔽作用，其下方的掩膜层2和衬底材料不会被刻蚀，形成器件的源区和漏区，而由于掩膜层1的掩蔽作用，其下方的衬底材料也不会被刻蚀，形成矩形Fin；

C4.去胶；

C5.形成器件之间的隔离；

D.形成倒梯形的Fin沟道区；

D1.采用TMAH(Tetramethyl Ammonium Hydroxide，四甲基氢氧化铵)腐蚀液，通过湿法腐蚀工艺削减掩膜层1下方的矩形Fin，由于TMAH具有晶向选择性，对(111)晶面的腐蚀速率较慢，因此原本掩膜层1下方的矩形Fin会因为这种特殊的晶向选择腐蚀而形成倒梯形的Fin顶部，腐蚀的时间决定了倒梯形Fin的下底线宽；

D2.去除掩膜层2；

E.源漏注入和制备栅电极；

E1.通过离子注入技术对源漏进行重掺杂，并激活退火；

E2.去除掩膜层1；

E3.形成一层栅电极层；

E5.通过光刻技术定义栅电极的图形；

E6.以光刻胶为掩蔽，各向异性刻蚀栅电极层，形成跨过沟道区的栅线条和栅引出区，栅线条覆盖在倒梯形Fin沟道区的顶部和侧壁；

E7.去胶；

F.形成各端的金属接触；

F1.淀积层间介质；

F2.通过化学机械抛光实现平坦化；

F3.通过光刻技术定义源、漏、栅各端的接触孔；

F4.各向异性刻蚀层间介质，露出栅引出区和源、漏区的上表面；

F5.去胶；

F6.在各接触孔中填充金属Metal 0；

F7.通过对金属Metal 0进行化学机械平坦化，实现器件之间的导电层分离，达到器件隔离的效果；

G.后续按已公开的后端工艺完成器件集成。

进一步地，A中所述半导体衬底，包括体硅衬底，SOI衬底，体锗衬底，GOI衬底等；

进一步地，C中所述器件隔离，对于体衬底(体硅、体锗等)，可使用阱隔离加浅槽隔离(Shallow Trench Isolation，STI)；对于SOI、GOI等衬底，可仅使用浅槽隔离或岛隔离；

进一步地，B、E中所述光刻为电子束光刻或193nm浸没式光刻等能形成纳米尺度线条的先进光刻技术；

进一步地，D中采用TMAH(Tetramethyl Ammonium Hydroxide，四甲基氢氧化铵)溶液进行所述的晶向选择腐蚀时，TMAH溶液浓度为10～25％，优选25％；腐蚀温度为35～60℃，优选40℃。

进一步地，步骤B、C、F中所述淀积可选ALD(Atomic Layer Deposition，原子层淀积)、LPCVD(Low Pressure Chemical Vapor Deposition，低压化学气相淀积)、PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相淀积)、ICPECVD(Inductively Coupled Plasma Enhance Chemical Vapor Deposition，电感耦合等离子体增强化学气相淀积)或溅射等。

进一步地，C中所述的掩膜层2的介质材料，要求与掩膜层1不同，且其对掩膜层1的各项异性腐蚀速率大于5:1，保证在C3中各向异性刻蚀形成矩形Fin的时候，不损伤矩形Fin顶部的掩膜层1；

进一步地，E中退火方式采用快速热退火(Rapid Thermal Annealing)、尖峰退火(Spike Annealing)、闪耀退火(Flash Annealing)和激光退火(Laser Annealing)中的一种。

进一步地，E中所述形成的栅电极层，当衬底是硅基衬底时，可以是栅氧化层搭配多晶硅栅形成栅电极层，此时采用干氧氧化制备栅氧化层，采用LPCVD制备多晶硅栅；也可以是高K栅介质搭配金属栅形成栅电极层，此时采用ALD制备高K栅介质，采用PVD制备金属栅；衬底为锗基衬底时，只能用高K栅介质搭配金属栅形成栅电极层；

进一步地，B、C、E和F中各向异性刻蚀采用如反应离子刻蚀(Reactive Ion Etching，RIE)或电感耦合等离子体(Inductively Coupled Plasma，ICP)等。

进一步地，F中所述作为导电层的填充金属Metal 0，要求具备低的电阻率以及通孔填充能力，可选择W、Cu、Al、Ti、Pt及其复合金属叠层。

进一步地，F中填充金属采用蒸发、溅射、电镀和化学气相淀积(Chemical Vapor Deposition，CVD)中的一种。

本发明的另一个目的在于提供一种倒梯形顶栅结构鳍式场效应晶体管。

本发明的倒梯形顶栅结构鳍式场效应晶体管包括：半导体衬底、器件隔离、倒梯形Fin沟道区、源区、漏区、栅电极层、层间介质、接触孔、Metal 0；其中，在半导体衬底上形成源区、漏区以及连接二者的倒梯形Fin沟道区和除此之外的器件隔离；在器件隔离的部分表面上形成栅电极层，栅电极层包括栅线条和栅引出区，栅线条覆盖部分倒梯形Fin沟道区的两个侧壁和上表面，栅引出区连接栅线条；层间介质覆盖源区、漏区、倒梯形Fin沟道区、栅电极层和除此之外的器件隔离；在层间介质中形成接触孔，暴露出部分源区、漏区和栅引出区的上表面；在接触孔中填充金属Metal 0。

本发明的优点和积极效果如下：

1)本发明提出的倒梯形栅结构的栅控能力位于三栅和围栅之间，因此倒梯形顶栅FinFET对于Fin上1/3处的栅控能力必定大于传统的矩形顶栅FinFET(三栅的栅控能力)，这使得倒梯形顶栅FinFET泄露电流会较传统FinFET更小；

2)倒梯形顶栅FinFET的Fin上1/3处的沟道截面积并未明显减小，因此，并不会带来开态电流的严重退化；

3)通过控制TMAH腐蚀液的腐蚀时间，可以控制倒梯形Fin的下底线宽，当倒梯形Fin的下底线宽越小时，虽然略微有开态电流的减小，但器件的短沟道效应控制能力越好，阈值电压越大，越适合作为低功耗器件来应用；

4)本发明制备的器件源漏区是单晶有源岛，具有较小的源漏串联电阻，与传统的使用抬升源漏结构的鳍型场效应晶体管相比，不需要外延工艺制备抬升源漏即可获得较高的开态电流；

5)完全和与传统集成电路制造技术相兼容，工艺简单，成本代价小。

附图说明

图1-11为SOI衬底上制备N型倒梯形顶栅结构鳍式场效应晶体管的各关节工艺的示意图。各图中，(a)为俯视图，(b)为(a)中沿A-A’的剖面图，(c)为(a)中沿B-B’的剖面图。

其中：

图1在SOI衬底上淀积掩膜层1；

图2形成掩膜层1的图形，作为倒梯形Fin的掩膜；

图3淀积掩膜层2，平坦化；

图4光刻定义源漏区，各向异性刻蚀掩膜层2和单晶硅；

图5 TMAH湿法腐蚀形成倒梯形的Fin沟道区；

图6去除掩膜层2，并源漏注入，激活；

图7去除掩膜层1，得到器件的源漏和连接源漏的倒梯形的Fin沟道；

图8热氧化形成栅氧化层；

图9淀积多晶硅，离子注入调节多晶硅功函数，光刻并刻蚀形成多晶硅栅；

图10淀积二氧化硅作为层间介质，平坦化；

图11光刻并刻蚀形成各端接触孔，填充金属钨，平坦化；

图12为图1～图11的图例。

具体实施方式

下面结合附图和具体实例对本发明进行详细说明。

根据下列步骤可以实现SOI衬底上制备N型倒梯形顶栅结构鳍式场效应晶体管：

1)在P型(100)SOI衬底上将利用HNA溶液将顶层硅膜减薄至250nm，LPCVD SiO₂100nm作为掩膜层1，如图1所示；

2)通过电子束光刻定义长100nm，宽50nm沟道区掩膜图形，即倒梯形Fin顶部的线条宽度为50nm，利用光刻胶为掩蔽，ICP刻蚀掩膜层1，形成矩形Fin掩膜，矩形Fin掩膜的线宽50nm即为倒梯形Fin顶部的线条宽度；去胶，如图2所示；

3)LPCVD 300nm氮化硅作为掩膜层2，掩膜层1被掩膜层2覆盖，对掩膜层2进行平坦化，如图3所示；

4)通过光刻技术定义源区和漏区，ICP刻蚀掩膜层2和单晶硅，此时由于光刻胶的掩蔽作用，其下方的掩膜层2和单晶硅不会被刻蚀，形成器件的源区和漏区，而由于掩膜层1的掩蔽作用，其下方的单晶硅也不会被刻蚀，形成矩形Fin，去胶，器件之间由于埋氧化层的存在实现岛隔离，如图4所示；

5)采用TMAH腐蚀液湿法腐蚀削减掩膜层1下方的矩形Fin 1min，由于TMAH具有晶向选择性，对(111)晶面的腐蚀速率较慢，因此原本掩膜层1下方的矩形Fin会因为这种特殊的晶向选择腐蚀而形成倒梯形的Fin顶部，1min的腐蚀时间得到倒梯形Fin的下底线宽为20nm，如图5所示；

6)利用浓磷酸溶液去除氮化硅掩膜层2，腐蚀温度为170℃，As⁺注入对源漏进行重掺杂，分三次注入，注入能量分别为30KeV，45KeV，65KeV，注入剂量5E15cm^-2，并通过RTA退火1000℃，10s，激活杂质同时使源漏杂质扩散进入源漏延伸区，如图6所示；

7)利用HF：H₂O＝1:40溶液大面积去除氧化硅掩膜层1，漂洗时间200s，露出源区、漏区以及连接两者的倒梯形Fin沟道区，如图7所示；

8)干氧氧化形成栅氧化层2nm，如图8所示；

9)LPCVD 250nm多晶硅，As⁺注入调节多晶硅功函数，注入能量50KeV，注入剂量1E15cm^-2，通过电子束光刻定义栅线条，以光刻胶为掩蔽，ICP刻蚀多晶硅250nm，去胶，形成跨过沟道区的栅线条和栅引出区，栅线条宽度为22nm，即器件的栅长为22nm，如图9所示；

10)通过PECVD淀积400nm SiO₂作为层间介质，并通过化学机械抛光实现平坦化，如图10所示；

11)通过光刻、ICP刻蚀形成器件栅、源、漏各端的接触孔，去胶；

12)溅射500nm金属钨，器件栅、源、漏各端的接触孔被金属钨填充；

13)通过对金属钨进行化学机械抛光，实现器件之间的导电层分离，达到器件隔离的效果，如图11所示；

14)后续按已公开的后端工艺完成器件集成。

本发明实施例并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。