一种半导体器件及其制造方法和电子装置与流程

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术：

存储器用于存储大量数字信息，最近的调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器。

随机存储器，例如dram与sram(静态随机存储器)在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存，由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。

闪存存储器即flash，其成为非易失性半导体存储技术的主流，在各种各样的flash器件中，嵌入式闪存是片上系统(soc)的一种，在一片集成电路内同时集成逻辑电路模块和闪存电路模块，在智能卡、微控制器等产品中有广泛的用途。在嵌入逻辑电路的闪存存储器技术逐渐成熟、存储速度不断加快、成本逐渐下降的发展过程中，人们开始对其制作方法提出了新的要求。

嵌入式闪存存储器面临着平衡闪存电路模块和逻辑电路模块不同要求的挑战。在物理上，随着芯片尺寸的不断缩小，有源区(aa)的关键尺寸(cd)也随之变得越来越小。然而，从闪存功能性能角度考虑，较高的耦合比(couplingratio)有利于嵌入式闪存存储器具有良好的性能，例如更好的编程和擦除速度效率(speedefficiency)性能，因此需要更大的有源区(aa)尺寸，来提高耦合比。

因此，如何在保持有源区具有小的关键尺寸的前提下，仍然能够满足器件对于耦合比的要求，是我们亟待解决的问题之一。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底的表面上形成第一浮栅材料层；

在所述半导体衬底中形成若干浅沟槽隔离结构，并形成由所述浅沟槽隔离结构隔离的第一浮栅，其中，所述浅沟槽隔离结构的顶面高于所述半导体衬底的顶面，并与所述第一浮栅的顶面齐平；

回蚀刻去除部分所述浅沟槽隔离结构，以使剩余的所述浅沟槽隔离结构的顶面低于所述第一浮栅的顶面，高于所述半导体衬底的顶面；

在所述第一浮栅露出的表面上形成第二浮栅，所述第二浮栅进一步延伸到所述浅沟槽隔离结构的部分表面上，从而形成蘑菇形浮栅，其中，所述蘑菇形浮栅顶部的宽度大于其底部的宽度。

进一步，在形成所述第一浮栅材料层之前，还包括在所述半导体衬底的表面形成隧穿氧化层的步骤。

进一步，在所述半导体衬底中形成若干浅沟槽隔离结构的步骤包括以下过程：

在所述第一浮栅材料层的表面上形成硬掩膜层；

在所述硬掩膜层上形成图案化的光刻胶层；

以所述光刻胶层为掩膜，依次蚀刻所述硬掩膜层、所述第一浮栅材料层和部分所述半导体衬底，以在所述半导体衬底中形成若干浅沟槽以及所述第一浮栅；

去除所述光刻胶层；

在所述浅沟槽中填充隔离氧化物，并对所述隔离氧化物进行平坦化，停止于所述第一浮栅的顶面上，以形成所述浅沟槽隔离结构。

进一步，在所述浅沟槽中填充所述隔离氧化物的步骤之前，还包括在所述浅沟槽的底部和侧壁上形成衬垫层的步骤。

进一步，所述浮栅顶部的宽度范围为20～110nm，所述浮栅底部的宽度范围为10～80nm。

进一步，所述第一浮栅材料层的厚度范围为100～700埃，所述第二浮栅的厚度范围为100～800埃。

进一步，所述蘑菇形浮栅由所述第一浮栅和所述第二浮栅两部分组成。

进一步，所述第一浮栅的材料包括多晶硅，所述第二浮栅的材料包括si或者sige。

进一步，所述第二浮栅的材料为磷掺杂的sige。

进一步，所述第一浮栅的材料包括磷掺杂的多晶硅。

进一步，在形成所述蘑菇形浮栅之后，还包括以下步骤：

在所述蘑菇形浮栅和所述浅沟槽隔离结构露出的表面上形成栅间介电层；

在所述栅间介电层上形成控制栅。

进一步，所述回蚀刻的步骤之后，形成所述第二浮栅的步骤之前，还包括对所述半导体衬底的表面进行湿法清洗的步骤。

进一步，所述第二浮栅的宽度比所述第一浮栅的宽度宽10～30纳米。

本发明实施例二提供一种半导体器件，包括：

半导体衬底，在所述半导体衬底中设置有若干浅沟槽隔离结构，以隔离有源区，其中，所述浅沟槽隔离结构的顶面高于所述半导体衬底的顶面；

在所述有源区内的半导体衬底上形成有蘑菇形浮栅，其中，所述蘑菇形浮栅顶部的宽度大于其底部的宽度。

进一步，所述蘑菇形浮栅包括第一浮栅和第二浮栅，其中，所述第一浮栅的顶面高于所述浅沟槽隔离结构的顶面，所述第二浮栅包围所述第一浮栅位于所述浅沟槽隔离结构之上的部分，并进一步延伸到所述浅沟槽隔离结构的部分表面上。

进一步，所述浮栅顶部的宽度范围为20～110nm，所述浮栅底部的宽度范围为10～80nm。

进一步，所述第一浮栅的厚度范围为100～700埃，所述第二浮栅的厚度范围为100～800埃。

进一步，所述第一浮栅的材料包括多晶硅，所述第二浮栅的材料包括si或者sige。

进一步，所述半导体器件还包括：

设置在所述蘑菇形浮栅和所述浅沟槽隔离结构表面上的栅间介电层；

设置在所述栅间介电层上的控制栅。

进一步，在所述蘑菇形浮栅和所述半导体衬底表面之间形成有隧穿氧化层。

本发明还提供一种电子装置，其包括前述的半导体器件。

根据本发明的制造方法，在半导体器件面积急剧缩小的前提下，保持了较小的有源区尺寸，并仍然能够满足器件对于耦合比高要求，且进一步提高了器件的数据保持(dataretention)可靠性，进而提高了半导体器件的整体性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1a-1d为现有的一种制作嵌入式闪存器件结构的相关步骤所获得的器件的结构示意图；

图2a-2f为根据本发明一个实施方式制作嵌入式闪存器件结构的相关步骤所获得的器件的结构示意图；

图3为根据本发明一个实施方式制作嵌入式闪存器件结构的工艺流程图；

图4示出了本发明一实施例中的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

图1a-图1d为现有的一种制作嵌入式闪存器件结构的相关步骤所获得的器件的结构示意图，参考图1a-图1d对现有的制作嵌入式闪存器件结构的方法做简单介绍。

如图1a所示，在半导体衬底100上形成定义有源区和隔离区的硬掩膜层，硬掩膜层包括垫氧化物层101和垫氮化物层102，根据硬掩膜层蚀刻半导体衬底100以形成沟槽，在所述沟槽中填充隔离材料103，隔离材料103之间的垫氮化物层102的宽度(也可称为关键尺寸cd)依赖于有源区的宽度。

如图1b所示，去除所述垫氮化物层102，以露出所述垫氧化物层101。

如图1c所示，执行阱区离子注入工艺，以在半导体衬底中形成阱区，并进行单元离子注入工艺。

如图1d所示，在所述半导体衬底100上形成浮栅材料层，所述浮栅材料层覆盖所述垫氧化物层101和所述隔离材料103，执行化学机械研磨(cmp)工艺以除去多余的所述浮栅材料层，以使所述浮栅材料层和所述隔离材料103的顶部齐平，形成浮置栅极104。

在物理上，随着芯片尺寸的不断缩小，有源区(aa)的关键尺寸(cd)也随之变得越来越小。然而，从闪存功能性能角度考虑，较高的耦合比(couplingratio)有利于嵌入式闪存存储器具有良好的性能，例如更好的编程和擦除速度效率(speedefficiency)性能，因此需要更大的有源区(aa)尺寸，来提高耦合比。

因此，如何在保持有源区具有小的关键尺寸的前提下，仍然能够满足器件对于耦合比的要求，是我们亟待解决的问题之一。

实施例一

为了解决前述的技术问题，本发明提供了一种半导体器件的制造方法，如图3所示，其主要包括以下步骤：

步骤s301，提供半导体衬底，在所述半导体衬底的表面上形成第一浮栅材料层；

步骤s302，在所述半导体衬底中形成若干浅沟槽隔离结构，并形成由所述浅沟槽隔离结构隔离的第一浮栅，其中，所述浅沟槽隔离结构的顶面高于所述半导体衬底的顶面，并与所述第一浮栅的顶面齐平；

步骤s303，回蚀刻去除部分所述浅沟槽隔离结构，以使剩余的所述浅沟槽隔离结构的顶面低于所述第一浮栅的顶面，高于所述半导体衬底的顶面；

步骤s304，在所述第一浮栅露出的表面上形成第二浮栅，所述第二浮栅进一步延伸到所述浅沟槽隔离结构的部分表面上，从而形成蘑菇形浮栅，其中，所述蘑菇形浮栅顶部的宽度大于其底部的宽度。

根据本发明的制造方法，在半导体器件面积急剧缩小的前提下，保持了较小的有源区尺寸，并仍然能够满足器件对于耦合比高要求，且进一步提高了器件的数据保持(dataretention)可靠性，进而提高了半导体器件的整体性能。

下面，参考图2a-图2f对本发明的半导体器件的制造方法做详细介绍，其中，图2a-图2f为根据本发明一个实施方式制作嵌入式闪存器件结构的相关步骤所获得的器件的结构示意图。

首先如图2a所示，提供半导体衬底200，在所述半导体衬底200的表面上依次形成隧穿氧化层201、形成第一浮栅材料层2021a和硬掩膜层203。

所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。

所述半导体衬底200包括三个区域，分别为：用于形成逻辑电路栅极结构的第一区域，即逻辑电路区域；用以形成高压晶体管栅极结构的第二区域，即高压电路区域；用以形成选择晶体管的栅极结构以及存储单元栅极结构的第三区域，即闪存单元区域。需要说明的是，逻辑电路区域和高压电路区域在真实布局里都是位于外围电路区。

在所述半导体衬底200的表面上依次形成隧穿氧化层201。具体的，隧穿氧化层201可以通过热氧化、化学气相沉积(cvd)或氧氮化工艺形成。隧穿氧化层201可以包括如下的任何传统电介质：sio2、sion、sion2、以及包括钙钛矿型氧化物的其它类似氧化物。其中，隧穿氧化层201的材料可选用氧化硅，形成方式采用热氧化法。形成的隧穿氧化层的厚度在几十埃左右，在一个示例中，所述隧穿氧化层的厚度为80埃至110埃。

之后，还可通过离子注入工艺等在半导体衬底中形成各种阱区，以及各个单元的掺杂区等，在此不做赘述。

在所述隧穿氧化层201上形成第一浮栅材料层2021a。第一浮栅材料层2021a的材料可选用多晶硅或者掺杂的多晶硅，例如磷掺杂的多晶硅，可选地，所述第一浮栅材料层2021a的厚度范围为100～700埃。

在本发明中形成第一浮栅材料层2021a的形成方法可选用低压化学气相淀积(lpcvd)工艺或者炉管工艺(furnace)。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(sih4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mtorr)，如300mtorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(he)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

需要说明的是，上述形成第一浮栅材料层2021a的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。

随后，在所述第一浮栅材料层2021a的表面上形成硬掩膜层203。

该硬掩膜层203的材料可以为本领域技术人员熟知的任何适合的掩膜材料，例如氧化硅、氮化硅等，本实施例中，较佳地使用氧化硅材料。可以使用化学气相沉积、物理气相沉积和原子层气相沉积等方法形成。

接着，如图2b所示，在所述硬掩膜层203上形成图案化的光刻胶层，以所述光刻胶层为掩膜，依次蚀刻所述硬掩膜层203、所述第一浮栅材料层、所述隧穿氧化层201和部分所述半导体衬底200，以在所述半导体衬底200中形成若干浅沟槽2041以及第一浮栅2021，去除所述光刻胶层。

在本发明的一具体实施例中，定义浅沟槽的方法为：在半导体衬底表面涂布光刻胶层，对光刻胶层进行曝光并显影，将预定义的图形转印到光刻胶层上，形成图案化的光刻胶层。然后以图案化的光刻胶层为掩膜进行蚀刻，半导体衬底未被光刻胶覆盖的部分被依次蚀刻，蚀刻所述硬掩膜层203、所述第一浮栅材料层、所述隧穿氧化层201和部分所述半导体衬底200，形成浅沟槽2041，该浅沟槽2041的底部位于半导体衬底200中，并形成由浅沟槽2041隔离的第一浮栅2021。

之后，通过灰化的方法将光刻胶层去除。

接着，如图2c所示，在所述浅沟槽中填充隔离氧化物，并对所述隔离氧化物进行平坦化，停止于所述第一浮栅2021的顶面上，以形成浅沟槽隔离结构204，以隔离有源区，其中，所述浅沟槽隔离结构204的顶面高于所述半导体衬底200的顶面，并与所述第一浮栅2021的顶面齐平，且相邻的第一浮栅2021通过浅沟槽隔离结构204相隔离。

示例性地，在所述浅沟槽中填充所述隔离氧化物的步骤之前，还包括在所述浅沟槽的底部和侧壁上形成衬垫层(未示出)的步骤。衬垫层可以为氧化物，例如氧化硅衬垫层等。

隔离氧化物的材料可选用氧化硅。在本发明的实施例中，采用hdp(高密度等离子)沉积工艺在所述浅沟槽内以及硬掩膜层上形成隔离氧化物，采用hdp-cvd(高密度等离子化学气相沉积)形成氧化物层，hdp-cvd工艺是在同一个反应腔室中同步地进行沉积与溅射反应，hdp-cvd工艺采用的反应气体包括sih4和o2，以及溅射用的气体氢气和氦气。由于沉积和溅射工艺是同时进行的，通过调整sih4和o2以及氢气和氦气的含量以使溅射沉积比为1:1。

需要说明的是，上述形成隔离氧化物的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。

对半导体衬底的隔离氧化物进行平坦化处理，所述隔离氧化物的表面与所述第一浮栅2021的表面平齐，也即在平坦化的过程中一并将硬掩膜层203去除，平坦化的方法可以为化学机械研磨法。

如图2d所示，回蚀刻去除部分所述浅沟槽隔离结构204，以使剩余的所述浅沟槽隔离结构204的顶面低于所述第一浮栅2021的顶面，高于所述半导体衬底200的顶面。

在本发明一具体实施例中，在半导体衬底200上形成图案化的光刻胶层，采用光刻工艺经曝光显影等步骤后形成图案化的光刻胶层。光刻胶层暴露浅沟槽隔离结构204。

以图案化的光刻胶层为掩膜，回蚀刻去除部分所述浅沟槽隔离结构204，使用一干蚀刻制造工艺，例如以氟化硫(sf6)、氮及氯作为蚀刻剂且对氧化硅具有高选择性的选择性反应性离子蚀刻(rie)制造工艺，进行回蚀刻制造工艺。传统干蚀刻工艺，例如反应离子蚀刻、离子束蚀刻、等离子蚀刻、激光烧蚀或者这些方法的任意组合。可以使用单一的蚀刻方法，或者也可以使用多于一个的蚀刻方法。

接着，如图2e所示，在所述第一浮栅2021露出的表面上形成第二浮栅2022，所述第二浮栅2022并进一步延伸到所述浅沟槽隔离结构204的部分表面上，从而形成蘑菇形浮栅202，其中，所述蘑菇形浮栅202顶部的宽度大于所述浮栅底部的宽度。

可选地，所述蘑菇形浮栅202顶部的宽度范围为20～110nm，所述蘑菇形浮栅202底部的宽度范围为10～80nm。

在一个示例中，所述蘑菇形浮栅202由所述第一浮栅2021和所述第二浮栅2022两部分组成，所述蘑菇形浮栅202顶部的宽度范围通过浅沟槽隔离结构204之上的第一浮栅2021(也基本上等于有源区的宽度)和第二浮栅2022的宽度之和来定义，其中，所述第二浮栅2022包围所述第一浮栅2021位于所述浅沟槽隔离结构204之上的部分，并进一步延伸到所述浅沟槽隔离结构204的部分表面上，而所述蘑菇形浮栅202底部的宽度范围通过第一浮栅2021(也基本上等于有源区的宽度)来定义。

可选地，所述第二浮栅2022的宽度比所述第一浮栅2021的宽度宽10～30纳米。

可选地，所述第一浮栅2021和所述第二浮栅2022可以为不同的半导体材料，例如，第一浮栅2021的材料包括多晶硅或掺杂的多晶硅，掺杂的多晶硅可以为磷掺杂的多晶硅，所述第二浮栅2022的材料可以包括sige或掺杂的sige，例如磷掺杂的sige。

其中，所述第二浮栅2022的材料还可以为多晶硅或者掺杂的多晶硅，例如磷掺杂的多晶硅。

可选地，所述第二浮栅的厚度范围为100～800埃，该数值仅作为示例，也可以为其他适合的数值。

可以使用选择性外延生长的方法形成所述第二浮栅2022可以采用低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、超高真空化学气相沉积(uhvcvd)、快速热化学气相沉积(rtcvd)和分子束外延(mbe)中的一种。

在一个示例中，所述第二浮栅2022的材料可以包括sige或掺杂的sige，可采用化学气相沉积方法或者气体源分子束外延方法生长sige，用硅烷或者乙硅烷作为硅源，同时加入一定量的锗烷。例如，选用geh4和sih2cl2作为反应气体，并选择h2作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000℃，优选为650-750℃，气体压力为1-50torr，优选为20-40torr，还可以同时引入磷烷作为n型掺杂气体，形成磷掺杂的sige。

在另一个示例中，所述第二浮栅2022的材料还可以为多晶硅或者掺杂的多晶硅，多晶硅的形成方法可选用低压化学气相淀积(lpcvd)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(sih4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫米汞柱(mtorr)，如300mtorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

值得一提的是，还可选择性地所述回蚀刻的步骤之后，外延生长所述第二浮栅的步骤之前，对所述半导体衬底的进行湿法清洗，以去除半导体衬底表面残留的杂质。

蘑菇形结构的浮栅，增加了浮栅顶部的宽度(也即关键尺寸cd)，因此增加了耦合比。

随后，如图2f所示,在所述蘑菇形浮栅202和所述浅沟槽隔离结构204露出的表面上形成栅间介电层205；在所述栅间介电层205上形成控制栅(未示出)。

在所述半导体衬底200上依次所述蘑菇形浮栅202和所述浅沟槽隔离结构204露出的表面上形成栅间介电层205，栅间介电层205可选用ono(氧化物/氮化物/氧化物，oxide-nitride-oxide)介电层。具体的，栅间介电层205可以为氧化物-氮化物-氧化物总共三层ono三明治结构，本领域的技术人员应当理解的是，栅间介电层205也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。可以使用包括但不限于：低压化学气相沉积方法、化学气相沉积方法和物理气相沉积方法的方法形成栅间介电层205。

需要说明的是，上述形成栅间介电层205的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。

在所述栅间介电层205上形成控制栅，控制栅的材料可选用多晶硅。

多晶硅的形成方法可选用低压化学气相淀积(lpcvd)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(sih4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mtorr)，如300mtorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

需要说明的是，上述形成控制栅的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。

本发明的半导体器件的制造方法可以适用于任何的闪存器件的制作，例如28nm节点以下的闪存器件的制作等。

综上所述，根据本发明的制造方法，在闪存器件面积急剧缩小的前提下，保持了较小的有源区尺寸，并仍然能够满足器件对于耦合比高要求，且进一步提高了器件的数据保持(dataretention)可靠性，进而提高了半导体器件的整体性能，另外，本发明的制造方法避免了在形成浮栅材料层时对其表面进行化学机械研磨工艺的实施，进而节省了工艺步骤和生产成本。

实施例二

根据本发明还提出了一种采用前述实施例一中的方法形成的半导体器件，该半导体器件为闪存器件，例如28nm节点以下的闪存器件。

具体地，如图2f所示，本发明的半导体器件包括：半导体衬底200。

其中，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。

示例性地，所述半导体衬底200包括三个区域，分别为：用于形成逻辑电路栅极结构的第一区域，即逻辑电路区域；用以形成高压晶体管栅极结构的第二区域，即高压电路区域；用以形成选择晶体管的栅极结构以及存储单元栅极结构的第三区域，即闪存单元区域。需要说明的是，逻辑电路区域和高压电路区域在真实布局里都是位于外围电路区。

进一步，在所述半导体衬底200中设置有若干浅沟槽隔离结构204，以隔离有源区(aa)，其中，所述浅沟槽隔离结构204的顶面高于所述半导体衬底200的顶面。

在所述有源区内的半导体衬底200上形成有蘑菇形浮栅202，其中，所述蘑菇形浮栅202顶部的宽度大于所述浮栅底部的宽度。

进一步地，所述蘑菇形浮栅202包括第一浮栅2021和第二浮栅2022，其中，所述第一浮栅2021的顶面高于所述浅沟槽隔离结构204的顶面，所述第二浮栅2022包围所述第一浮栅2021位于所述浅沟槽隔离结构204之上的部分，并进一步延伸到所述浅沟槽隔离结构204的部分表面上。

可选地，所述蘑菇形浮栅202顶部的宽度范围为20～110nm，所述浮栅202底部的宽度范围为10～80nm。

在一个示例中，所述蘑菇形浮栅202由所述第一浮栅2021和所述第二浮栅2022两部分组成，所述蘑菇形浮栅202顶部的宽度范围通过浅沟槽隔离结构204之上的第一浮栅2021(也基本上等于有源区的宽度)和第二浮栅2022的宽度之和来定义，其中，所述第二浮栅2022包围所述第一浮栅2021位于所述浅沟槽隔离结构204之上的部分，并进一步延伸到所述浅沟槽隔离结构204的部分表面上，而所述蘑菇形浮栅202底部的宽度范围通过第一浮栅2021(也基本上等于有源区的宽度)来定义。

可选地，所述第一浮栅2021和所述第二浮栅2022可以为不同的半导体材料，例如，第一浮栅2021的材料包括多晶硅或掺杂的多晶硅，掺杂的多晶硅可以为磷掺杂的多晶硅，所述第二浮栅2022的材料可以包括sige或掺杂的sige，例如磷掺杂的sige。

其中，所述第二浮栅2022的材料还可以为多晶硅或者掺杂的多晶硅，例如磷掺杂的多晶硅。

可选地，所述第一浮栅2021的厚度范围为100～700埃，所述第二浮栅2022的厚度范围为100～800埃，该数值仅作为示例，也可以为其他适合的数值。

可选地，所述第二浮栅2022的宽度比所述第一浮栅2021的宽度宽10～30纳米。

在一个示例中，在所述蘑菇形浮栅202和所述半导体衬底200表面之间形成有隧穿氧化层201，隧穿氧化层201可以包括如下的任何传统电介质：sio2、sion、sion2、以及包括钙钛矿型氧化物的其它类似氧化物。其中，隧穿氧化层201的材料可选用氧化硅，形成方式采用热氧化法。形成的隧穿氧化层的厚度在几十埃左右，在一个示例中，所述隧穿氧化层的厚度为80埃至110埃。

进一步地，本发明的半导体器件还包括：设置在所述浮栅202和所述浅沟槽隔离结构204表面上的栅间介电层205，以及设置在所述栅间介电层205上的控制栅(未示出)。

栅间介电层205可选用ono(氧化物/氮化物/氧化物，oxide-nitride-oxide)介电层。具体的，栅间介电层205可以为氧化物-氮化物-氧化物总共三层ono三明治结构，本领域的技术人员应当理解的是，栅间介电层205也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。

控制栅的材料可以为多晶硅，或者本领域技术人员熟知的任何其他适用的材料。

本发明的半导体器件，在闪存器件面积急剧缩小的前提下，保持了较小的有源区尺寸，并仍然能够满足器件对于耦合比高要求，且具有良好的数据保持(dataretention)可靠性，因此半导体器件的整体性能较高。

实施例三

本发明还提供了一种电子装置，包括实施例二中所述的半导体器件，所述半导体器件根据实施例一中所述方法制备得到。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、vcd、dvd、导航仪、数码相框、照相机、摄像机、录音笔、mp3、mp4、psp等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

其中，图4示出移动电话手机的示例。移动电话手机400被设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。

其中所述移动电话手机包括实施例二所述的半导体器件，所述半导体器件主要包括：

半导体衬底，在所述半导体衬底中设置有若干浅沟槽隔离结构，以隔离有源区，其中，所述浅沟槽隔离结构的顶面高于所述半导体衬底的顶面；

在所述有源区内的半导体衬底上形成有浮栅，其中，所述浮栅的形状为蘑菇形，所述浮栅顶部的宽度大于所述浮栅底部的宽度。

本发明的电子装置包括前述的半导体器件，因此也具有相同的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。