一种半导体器件及其制造方法和电子装置与流程

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术：

在半导体技术领域中，随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法来提高当前主流的硅cmos器件的性能这一方式，受到越来越多的物理及工艺的限制。为了提高cmos器件中nmos和pmos晶体管的性能，应力技术(stressengineering)越来越受到业界的关注。

应力影响半导体中的载流子的迁移率。一般而言，硅中电子的迁移率随着沿着电子迁移方向的拉应力的增加而增加，并且随着压应力的增加而减少。相反，硅中带正电的空穴的迁移率随着空穴移动方向的压应力的增加而增加，并且随着拉应力的增加而减小。因此，可以通过在沟道中引入适当的压应力和拉应力能分别提高pmos的空穴迁移率和nmos的电子迁移率，例如：通过锗硅(sige)工艺改善pmos的性能，通过磷硅(sip)工艺来改善nmos的性能。

源/漏极(s/d)外延轮廓对于提升finfet器件的性能和良率很关键。对于nmos器件的sip应力外延层的制备过程，sip合并外延层(mergedepitaxy)不是我们想要的理想结构，其不利于器件性能的提高，但是如果设计需要较低的外电阻(externalresistance)，则就需要应力外延层具有较大的体积，因此需要合理的平衡外延的体积和轮廓，从而提高器件的性能。另外，较大的sip外延不利于短沟道效应的控制，因为磷的横向扩散能力太差。

因此，有必要提出一种半导体器件及其制造方法，以合理的平衡源/漏极外延的体积和轮廓，从而进一步提高器件的性能。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，包括：

提供半导体衬底，所述半导体衬底包括pmos区和nmos区，在所述pmos区和nmos区内的半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；

在所述pmos区和nmos区分别形成横跨部分所述第一鳍片结构和部分所述第二鳍片结构的第一伪栅极结构和第二伪栅极结构；

在所述第一伪栅极结构两侧的所述第一鳍片结构的源/漏区内生长第一应力外延层；

在所述第二伪栅极结构两侧的所述第二鳍片结构的侧壁上形成第一间隙壁；

对暴露的所述第二鳍片结构的源/漏区进行第一回蚀刻，以去除部分所述第二鳍片结构形成第一凹槽；

减薄所述第一间隙壁的厚度，以扩大所述第一凹槽的宽度至第一宽度；

在所述第一凹槽内露出的所述第二鳍片结构上生长第二应力外延层，以填充所述第一凹槽，其中所述第二应力外延层的宽度为所述第一宽度；

在所述第二鳍片结构和所述第二应力外延层的侧壁上形成第二间隙壁；

第二回蚀刻去除部分所述第二应力外延层，以形成第二凹槽；

减薄所述第二间隙壁的厚度，以扩大所述第二凹槽的宽度至第二宽度；

在所述第二应力外延层的表面上生长第三应力外延层，以填充满所述第二凹槽并溢出到剩余的所述第二间隙壁的顶面上，其中，所述第二凹槽内的所述第三应力外延层的宽度为所述第二宽度，位于所述第二间隙壁顶面以上的所述第三应力外延层具有第三宽度，其中，所述第一宽度小于所述第二宽度，所述第二宽度小于所述第三宽度。

进一步，在形成所述第一伪栅极结构和所述第二伪栅极结构之后，形成所述第一应力外延层之前，还包括以下步骤：

沉积第一间隙壁材料层，以覆盖所述pmos区和所述nmos区；

形成图案化的第一光刻胶层，以覆盖所述nmos区，露出所述pmos区；

以所述图案化的第一光刻胶层为掩膜，蚀刻去除位于所述第一鳍片结构顶面上以及位于所述半导体衬底表面上的部分所述第一间隙壁材料层；

回蚀刻去除所述第一伪栅极结构两侧的源/漏区内的部分所述第一鳍片结构以及所述第一鳍片结构上的部分所述第一间隙壁材料层。

进一步，在形成所述第一应力外延层之后，形成所述第一间隙壁之前，还包括步骤：进行氧化处理，以在所述第一应力外延层暴露的表面上形成第一氧化物层。

进一步，形成所述第一间隙壁的方法包括以下步骤：

沉积第二间隙壁材料层，以覆盖所述pmos区和所述nmos区；

形成图案化的第二光刻胶层，以覆盖所述pmos区暴露所述nmos区；

蚀刻去除所述第二鳍片结构顶面上以及nmos区内的半导体衬底表面上的所述第一间隙壁材料层和所述第二间隙壁材料层，以在所述第二鳍片结构的侧壁上形成所述第一间隙壁，并露出部分所述第二鳍片结构的顶面。

进一步，在所述第一回蚀刻步骤之后，减薄所述第一间隙壁的厚度之前，还包括步骤：对露出的所述第二鳍片结构的表面进行氧化，以形成第二氧化物层，并在减薄所述第二间隙壁的厚度的步骤之后，将所述第二氧化物层进行预清洗去除。

进一步，形成所述第二间隙壁的过程包括以下步骤：

沉积第三间隙壁材料层，以覆盖所述pmos区和所述nmos区；

形成图案化的第三光刻胶层，以覆盖所述pmos区暴露所述nmos区；

蚀刻去除位于所述第二应力外延层顶面上以及所述nmos区内的半导体衬底上的部分所述第三间隙壁材料层，以在所述第二鳍片结构和所述第二应力外延层的侧壁上形成所述第二间隙壁。

进一步，所述第一间隙壁的厚度范围为60～120埃。

进一步，所述第一回蚀刻的深度范围为20～40nm。

进一步，减薄所述第一间隙壁之后，剩余的所述第一间隙壁的厚度范围为2～6nm。

进一步，减薄所述第二间隙壁之后，剩余的所述第二间隙壁的厚度范围为2～6nm。

进一步，所述第二回蚀刻的深度范围为10～20nm。

进一步，所述第二应力外延层和所述第三应力外延层的材料均包括sip。

进一步，使用湿法蚀刻的方法实现对所述第一间隙壁的减薄和对所述第二间隙壁的减薄。

进一步，所述湿法蚀刻使用包括磷酸的蚀刻剂。

进一步，所述方法还包括：

在所述半导体衬底、所述第一应力外延层、所述第三应力外延层以及所述第二间隙壁的表面上形成接触孔蚀刻停止层；

在所述接触孔蚀刻停止层上沉积层间介电层，并平坦化所述层间介电层。

进一步，所述第一应力外延层的材料包括sige。

本发明实施例二提供一种半导体器件，包括：

半导体衬底，所述半导体衬底包括pmos区和nmos区，在所述pmos区和nmos区内的所述半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；

在所述pmos区和nmos区分别形成有横跨部分所述第一鳍片结构和部分所述第二鳍片结构的第一栅极结构和第二栅极结构；

在所述第一栅极结构两侧的所述第一鳍片结构的源/漏区内形成有第一应力外延层；

在所述第二栅极结构两侧的所述第二鳍片结构的源漏区内自下而上形成有第一宽度的第二应力外延层、第二宽度的第三应力外延层和第三宽度的所述第三应力外延层，其中，所述第一宽度小于所述第二宽度，所述第二宽度小于所述第三宽度；

在所述第二鳍片结构、所述第二应力外延层、所述第二宽度的第三应力外延层的侧壁上形成有间隙壁。

进一步，在所述第一应力外延层的表面上还形成有第一氧化物层。

进一步，在所述第一氧化物层的表面上、所述第一鳍片结构的侧壁上以及所述pmos区内的半导体衬底表面上形成有间隙壁材料层。

进一步，所述第二应力外延层和所述第三应力外延层的材料均包括sip。

进一步，还包括：

在所述半导体衬底、所述第一应力外延层、所述第三应力外延层以及所述间隙壁的表面上形成有接触孔蚀刻停止层；

在所述接触孔蚀刻停止层上沉积有层间介电层。

进一步，所述第一应力外延层的材料包括sige。

本发明实施例三提供一种电子装置，其包括前述的半导体器件。

根据本发明的制造方法，在nmos区的源/漏区生长应力外延层时使用间隙壁作为引导，因此不会形成合并外延层(mergedepitaxy)，另外，由于扩大了应力外延层的顶部，使接触面积更大，因此应力外延层具有较低的外电阻(externalresistance)，再者，由于基本上未增大底部应力外延层的体积，使短沟道效应也得到了很好的控制，因此，根据本发明的制造方法，合理的平衡了源/漏极应力外延层的体积和轮廓，提高了器件的性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1至图18示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；

图19示出了本发明的一实施例的一种半导体器件的制造方法的示意性流程图；

图20示出了本发明一实施例中的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

鉴于现有技术中存在的问题，本发明提供一种半导体器件的制造方法，如图20所示，其主要包括以下步骤：

步骤s201，提供半导体衬底，所述半导体衬底包括pmos区和nmos区，在所述pmos区和nmos区内的半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；

步骤s202，在所述pmos区和nmos区分别形成横跨部分所述第一鳍片结构和部分第二鳍片结构的第一伪栅极结构和第二伪栅极结构；

步骤s203，在所述第一伪栅极结构两侧的所述第一鳍片结构的源/漏区内生长第一应力外延层；

步骤s204，在所述第二伪栅极结构两侧的所述第二鳍片结构两侧壁上形成第一间隙壁；

步骤s205，对暴露的所述第二鳍片结构的源/漏区进行第一回蚀刻，以去除部分所述第二鳍片结构形成第一凹槽；

步骤s206，减薄所述第一间隙壁的厚度，以扩大所述第一凹槽的宽度至第一宽度；

步骤s207，在所述第一凹槽内露出的所述第二鳍片结构上生长第二应力外延层，以填充所述第一凹槽，其中所述第二应力外延层的宽度为所述第一宽度；

步骤s208，在所述第二鳍片结构和所述第二应力外延层的侧壁上形成第二间隙壁；

步骤s209，第二回蚀刻去除部分所述第二应力外延层，以形成第二凹槽；

步骤s210，减薄所述第二间隙壁的厚度，以扩大所述第二凹槽的宽度至第二宽度；

步骤s211，在所述第二应力外延层的表面上生长第三应力外延层，以填充满所述第二凹槽并溢出到剩余的所述第二间隙壁的顶面上，其中，所述第二凹槽内的所述第三应力外延层的宽度为所述第二宽度，位于所述第二间隙壁顶面以上的所述第三应力外延层具有第三宽度，其中，所述第一宽度小于所述第二宽度，所述第二宽度小于所述第三宽度。

根据本发明的制造方法，在nmos区源/漏区生长应力外延层时使用间隙壁作为引导，因此不会形成合并外延层(mergedepitaxy)，另外，由于扩大了应力外延层的顶部，使接触面积更大，因此应力外延层具有较低的外电阻，再者，由于基本上未增大底部应力外延层的体积，使短沟道效应也得到了很好的控制，因此，根据本发明的制造方法，合理的平衡了源/漏极应力外延层的体积和轮廓，提高了器件的性能和良率。

下面，参考图1至图18对本发明的半导体器件的制造方法的进行详细描述，其中，图1至图18示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。

具体地，首先，如图1所示，提供半导体衬底100，所述半导体衬底100包括pmos区和nmos区，在所述pmos区和nmos区内的半导体衬底100上分别形成有第一鳍片结构1011和第二鳍片结构1012。

具体地，半导体衬底100其可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。本实施例中，半导体衬底100较佳地为硅衬底。

在所述pmos区内的半导体衬底100上形成有第一鳍片结构1011，在每个所述nmos区内的半导体衬底100上形成有第二鳍片结构1012。

在一个示例中，形成所述第一鳍片结构1011和所述第二鳍片结构1012的方法包括以下步骤：

在所述半导体衬底100的表面形成图案化的掩膜层，所述图案化的掩膜层定义有所述第一鳍片结构1011和所述第二鳍片结构1012的图案，包括鳍片的宽度、长度以及位置等；以所述图案化的掩膜层为掩膜，蚀刻所述半导体衬底100，以形成所述第一鳍片结构1011和第二鳍片结构1012。掩模层通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。可采用干法蚀刻或者湿法蚀刻等方法进行上述蚀刻，其中，干蚀刻工艺可以为反应离子蚀刻、离子束蚀刻、等离子蚀刻、激光烧蚀或者这些方法的任意组合。也可以使用单一的蚀刻方法，或者也可以使用多于一个的蚀刻方法。

需要注意的是，形成所述第一鳍片结构1011和所述第二鳍片结构1012的方法仅仅是示例性的，并不局限于上述方法。

鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片结构组，鳍片结构的长度也可不相同。

在半导体衬底100上还形成有隔离结构102，隔离结构102可以为浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构，在本实施例中，隔离结构102较佳地为浅沟槽隔离结构。该隔离结构102的顶面低于第一鳍片结构1011和所述第二鳍片结构1012的顶面。半导体衬底100中还形成有各种阱(well)结构，例如，在pmos区内形成有n型阱，在nmos区内形成有p型阱，为了简化，图示中予以省略。

接着，如图3所示，在所述pmos区和nmos区分别形成横跨部分所述第一鳍片结构1011和部分第二鳍片结构1012的第一伪栅极结构和第二伪栅极结构。

示例性地，第一伪栅极结构和第二伪栅极结构均包括伪栅极介电层1031和伪栅极材料层1032。

需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片结构(例如第一鳍片结构、第二鳍片结构等)的栅极结构(例如，伪栅极结构)，是指在鳍片结构的部分的上表面和侧面均形成有栅极结构，并且该栅极结构还形成在半导体衬底的部分表面上。

在一个示例中，如图2所示，可先在半导体衬底100上依次沉积形成伪栅极介电层1031。

其中，所述伪栅极介电层1031可以是氧化硅(sio2)或氮氧化硅(sion)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(rto)、原位水蒸气氧化(issg)等形成氧化硅材质的伪栅极介电层1031。对氧化硅执行氮化工艺可形成氮氧化硅，其中，所述氮化工艺可以是高温炉管氮化、快速热退火氮化或等离子体氮化，当然，还可以采用其它的氮化工艺，这里不再赘述。也可以为其他的化学气相沉积方法和物理气相沉积方法等形成伪栅极介电层1031。

在一个示例中，在露出的第一鳍片结构1011和第二鳍片结构1012所有的表面上形成有伪栅极介电层1031。

接着，如图3所示，在所述伪栅极介电层1031上形成伪栅极材料层1032，并进行化学机械研磨以获得平坦的表面。

伪栅极材料层1032可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、

所述伪栅极材料层的沉积方法包括化学气相沉积法(cvd)，如低温化学气相沉积(ltcvd)、低压化学气相沉积(lpcvd)、快热化学气相沉积(ltcvd)、等离子体化学气相沉积(pecvd)，也可使用例如溅镀及物理气相沉积(pvd)等一般相似方法。

然后图案化伪栅极介电层1031和所述伪栅极材料层1032，以形成第一伪栅极结构和第二伪栅极结构。具体地，在所述伪栅极材料层上形成硬掩膜层11，然后在硬掩膜层11上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述硬掩膜层11和伪栅极材料层1032。

之后，还可选择性地，在第一伪栅极结构和第二伪栅极结构的侧壁上形成偏移侧墙(未示出)。

具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述偏移侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成偏移侧墙。也可以在伪栅极结构的顶面和侧壁上均形成侧墙材料层，在之后的步骤中通过平坦化的方法，例如化学机械研磨，将顶面上的侧墙材料层去除，形成仅仅位于侧壁上的偏移侧墙。

随后，对所述pmos区和所述nmos区分别进行ldd离子注入。

其中，ldd离子注入以在源/漏区形成轻掺杂漏(ldd)结构，可以降低电场，并可以显著改进热电子效应。

示例性地，对pmos区内的第一伪栅极结构两侧的第一鳍片结构1011进行ldd离子注入，以形成p型轻掺杂漏(ldd)，其注入离子可以为任意的p型掺杂离子，包括但不限于硼(b)离子、铟(in)离子。

再对nmos区内的第二伪栅极结构两侧的第二鳍片结构1012进行ldd离子注入，以形成n型轻掺杂漏(ldd)，其注入离子可以为任意适合的n型掺杂离子，包括但不限于磷(p)离子、砷(as)离子。

接着，如图4所示，沉积第一间隙壁材料层104，以覆盖所述pmos区和所述nmos区。

具体地，第一间隙壁材料层104形成于露出的隔离结构102的表面上、所述第一伪栅极结构和第二伪栅极结构的顶面以及侧壁上、以及第一伪栅极结构和第二伪栅极结构两侧的第一鳍片结构1011和第二鳍片结构1012的侧壁和顶面上。

第一间隙壁材料层104可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，第一间隙壁材料层104为氮化硅。

可以使用包括但不限于：化学气相沉积方法和物理气相沉积方法的方法形成第一间隙壁材料层104。

接着，如图5所示，形成图案化的第一光刻胶层1051，以覆盖所述nmos区，露出所述pmos区。

具体地，利用光刻工艺(包括涂覆光刻胶，以及曝光显影等过程)形成该图案化的第一光刻胶层1051，图案化的第一光刻胶层1051露出所述pmos区内的第一间隙壁材料层104。

随后，以所述图案化的第一光刻胶层1051为掩膜，蚀刻去除位于所述第一鳍片结构1011顶面上以及位于所述半导体衬底100表面上(也即隔离结构102表面上)的部分所述第一间隙壁材料层104，保留第一伪栅极结构的侧壁上以及所述第一伪栅极结构两侧的所述第一鳍片结构1021侧壁上的第一间隙壁材料层104。

蚀刻的方法可以使用本领域技术人员熟知的任何适合的干法蚀刻或者湿法蚀刻等方法。

随后，继续如图5所示，回蚀刻去除所述第一伪栅极结构两侧的源/漏区内的部分所述第一鳍片结构1011以及所述第一鳍片结构1011上的部分所述第一间隙壁材料层104。

回蚀刻可以使用本领域技术人员熟知的任何适合的干法蚀刻或者湿法蚀刻等方法。较佳地，使用各向异性的干法蚀刻方法，干法蚀刻工艺包括但不限于：反应离子蚀刻(rie)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个rie步骤进行干法蚀刻。

之后，去除所述图案化的第一光刻胶层1051。可以使用灰化的方法去除所述第一光刻胶层1051。

接着，如图6所示，在所述第一伪栅极结构两侧的所述第一鳍片结构1011的源/漏区内生长第一应力外延层106。

可以使用选择性外延生长的方法在露出的第一鳍片结构1011的表面上生长第一应力外延层106，选择性外延生长可以采用低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、超高真空化学气相沉积(uhvcvd)、快速热化学气相沉积(rtcvd)和分子束外延(mbe)中的一种。

第一应力外延层106的材料可以包括sige或其他可提供压应力的适合的材料。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长sige，用硅烷或者乙硅烷作为硅源，同时加入一定量的锗烷。例如，选用geh4和sih2cl2作为反应气体，并选择h2作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000℃，优选为650-750℃，气体压力为1-50torr，优选为20-40torr。

在pmos内形成具有压应力的应力层，cmos器件的性能可以通过将压应力作用于pmos来提高。

其中，较佳地，第一应力外延层106的截面形状较佳地为“∑”形。

接着，如图7所示，进行氧化处理，以在所述第一应力外延层106暴露的表面上形成第一氧化物层107。

可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(rto)、原位水蒸气氧化(issg)等形成氧化硅材质的形成第一氧化物层107。

接着，继续如图7所示，沉积第二间隙壁材料层1081，以覆盖所述pmos区和所述nmos区。

第二间隙壁材料层1081可以使用与前述的第一间隙壁材料层104相同的材料，第二间隙壁材料层1081可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，第二间隙壁材料层1081为氮化硅。

可以使用包括但不限于：化学气相沉积方法和物理气相沉积方法的方法形成第二间隙壁材料层1081。

其中，在pmos区内，第二间隙壁材料层1081覆盖所述第一应力外延层106的表面，位于所述第一氧化物层107之上，并在pmos区内的第一鳍片结构1011的侧壁上和隔离结构102的表面上均形成第二间隙壁材料层1081。

接着，如图8所示，形成图案化的第二光刻胶层1052，以覆盖所述pmos区暴露所述nmos区，以图案化的第二光刻胶层1052为掩膜，蚀刻去除所述第二鳍片结构1012顶面上以及nmos区内的半导体衬底100表面上的所述第一间隙壁材料层和所述第二间隙壁材料层，以在所述第二鳍片结构1012的侧壁上形成所述第一间隙壁108，并露出部分所述第二鳍片结构1012的顶面。

具体地，利用光刻工艺(包括涂覆光刻胶，以及曝光显影等过程)形成该图案化的第二光刻胶层1052，图案化的第二光刻胶层1052露出所述nmos区内的第二间隙壁材料层。

其中，去除nmos区内的半导体衬底100表面上的所述第一间隙壁材料层和所述第二间隙壁材料层，也即去除nmos区内的隔离结构102表面上的所述第一间隙壁材料层和所述第二间隙壁材料层。

蚀刻的方法可以使用本领域技术人员熟知的任何适合的干法蚀刻或者湿法蚀刻等方法，较佳地，使用干法蚀刻的方法。

示例性地，所述第一间隙壁108的厚度范围可以为60～120埃，上述厚度范围仅作为示例，其他适合的范围也可适用于本发明。

接着，如图9所示，以图案化的第二光刻胶层1052为掩膜，对暴露的所述第二鳍片结构1012的源/漏区进行第一回蚀刻，以去除部分所述第二鳍片结构1012形成第一凹槽109。

在一个示例中，该第一回蚀刻还同时去除第二鳍片结构1012侧壁上的伪栅极介电层1031。

第一回蚀刻可以使用本领域技术人员熟知的任何适合的干法蚀刻或者湿法蚀刻或它们的组合等方法。较佳地，使用各向异性的干法蚀刻方法，干法蚀刻工艺包括但不限于：反应离子蚀刻(rie)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个rie步骤进行干法蚀刻。

之后，去除所述图案化的图案化的第二光刻胶层1052。可以使用灰化的方法去除图案化的第二光刻胶层1052。

示例性地，所述第一回蚀刻的深度范围为20～40nm，也即从第二鳍片结构1012的顶面开始向下回蚀刻的深度范围为20～40nm，该深度范围仅作为示例。

接着，如图10所示，对露出的所述第二鳍片结构1012的表面进行氧化，以形成第二氧化物层110。

具体地，对从第一凹槽109中露出的所述第二鳍片结构1012的表面进行氧化，以形成第二氧化物层110。该第二氧化物层110作为之后蚀刻第一间隙壁时的蚀刻停止层。

可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(rto)、原位水蒸气氧化(issg)等形成氧化硅材质的形成第二氧化物层110。

接着，如图11所示，减薄所述第一间隙壁108的厚度，以扩大所述第一凹槽109的宽度至第一宽度l1。

示例性地，使用湿法蚀刻的方法实现对所述第一间隙壁108的减薄。

在一个示例中，在所述第一间隙壁108的材料为氮化硅时，所述湿法蚀刻可以使用包括磷酸的蚀刻剂，来实现对所述第一间隙壁108的减薄，该磷酸还可以为热的磷酸溶液，其对氮化硅具有高的蚀刻速率，而对氧化物等具有低的蚀刻速率。

其中，本实施例中，减薄所述第一间隙壁108之后，剩余的所述第一间隙壁108的厚度范围为2～6nm，但并不局限于此。

值得一提的是，在该湿法蚀刻减薄所述第一间隙壁108的过程中，同时还会对pmos区内的第二间隙壁材料层进行了蚀刻减薄。

随后，将第二氧化物层110通过预清洗进行去除，以露出第一凹槽109中的第二鳍片结构1012的顶面。示例性地，预清洗能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(bufferoxideetchant(boe))或氢氟酸缓冲溶液(buffersolutionofhydrofluoricacid(bhf))。

接着，如图12所示，在所述第一凹槽109内露出的所述第二鳍片结构1012上生长第二应力外延层111，以填充所述第一凹槽，其中所述第二应力外延层111的宽度为所述第一宽度l1。

可以使用选择性外延生长的方法在露出的第二鳍片结构1012的表面上生长第二应力外延层111，选择性外延生长可以采用低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、超高真空化学气相沉积(uhvcvd)、快速热化学气相沉积(rtcvd)和分子束外延(mbe)中的一种。

在nmos中，第二应力外延层111通常具有拉应力。第二应力外延层111的材料可以为sip、sic或其他可提供拉应力的适合的材料。本实施例中，较佳地选择sip作为第二应力外延层。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长sip，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。

其中，第二应力外延层111的顶面还可高于其侧壁上第一间隙壁108的顶面，该第一间隙壁108对于第二应力外延层111的生长具有引导作用，控制其在第一间隙壁之间的第一凹槽内向上生长。

还可选择性地对第二应力外延层露出的表面进行氧化处理，以形成氧化物层，该氧化物层可以作为之后蚀刻间隙壁材料层时的蚀刻停止层。

接着，如图13所示，沉积第三间隙壁材料层1121，以覆盖所述pmos区和所述nmos区。

第三间隙壁材料层1121可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，第三间隙壁材料层1121为氮化硅。

可以使用包括但不限于：化学气相沉积方法和物理气相沉积方法的方法形成第三间隙壁材料层1121。

接着，如图14所示，形成图案化的第三光刻胶层1053，以覆盖所述pmos区暴露所述nmos区，以图案化的第三光刻胶层1053为掩膜，蚀刻去除位于所述第二应力外延层111顶面上以及所述nmos区内的半导体衬底100上的部分所述第三间隙壁材料层1121，以在所述第二鳍片结构1012和所述第二应力外延层111的侧壁上形成所述第二间隙壁112。

具体地，利用光刻工艺(包括涂覆光刻胶，以及曝光显影等过程)形成该图案化的第三光刻胶层1053，图案化的第三光刻胶层1053露出所述nmos区内的第三间隙壁材料层1121。

其中，去除nmos区内的半导体衬底100表面上的第三间隙壁材料层1121，也即去除nmos区内的隔离结构102表面上的第三间隙壁材料层1121。

蚀刻的方法可以使用本领域技术人员熟知的任何适合的干法蚀刻或者湿法蚀刻等方法，较佳地，使用干法蚀刻的方法。

在一个示例中，在第二应力外延层111上形成有氧化物时，还可将该氧化物去除，以露出第二应力外延层111的顶面。

接着，如图15所示，以所述图案化的第三光刻胶层1053为掩膜，第二回蚀刻去除部分所述第二应力外延层111，以形成第二凹槽113。

第二回蚀刻可以使用本领域技术人员熟知的任何适合的干法蚀刻或者湿法蚀刻或它们的组合等方法。较佳地，使用各向异性的干法蚀刻方法，干法蚀刻工艺包括但不限于：反应离子蚀刻(rie)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个rie步骤进行干法蚀刻。

示例性地，湿法蚀刻可以使用对第二应力外延层111具有高的蚀刻速率，对间隙壁和隔离结构具有低的蚀刻速率的蚀刻方法。

示例性地，所述第二回蚀刻的深度范围为10～20nm，也即从第二应力外延层的顶面开始向下回蚀刻的深度范围为10～20nm，该深度范围仅作为示例。

之后，去除所述图案化的图案化的第三光刻胶层1053。可以使用灰化的方法去除图案化的第三光刻胶层1053。

接着，如图16所示，减薄所述第二间隙壁112的厚度，以扩大所述第二凹槽113的宽度至第二宽度l2。

示例性地，使用湿法蚀刻的方法实现对所述第二间隙壁112的减薄。

在一个示例中，在所述第二间隙壁112的材料为氮化硅时，所述湿法蚀刻可以使用包括磷酸的蚀刻剂，来实现对所述第二间隙壁112的减薄，该磷酸还可以为热的磷酸溶液，其对氮化硅具有高的蚀刻速率，而对氧化物等具有低的蚀刻速率。

其中，本实施例中，减薄所述第二间隙壁112之后，剩余的所述第二间隙壁112的厚度范围为2～6nm，但并不局限于此。

值得一提的是，在该湿法蚀刻减薄所述第二间隙壁1128的过程中，同时还会对pmos区内的第三间隙壁材料层1121进行了蚀刻减薄。

接着，如图17所示，在所述第二应力外延层111的表面上生长第三应力外延层114，以填充满所述第二凹槽并溢出到剩余的所述第二间隙壁112的顶面上，其中，所述第二凹槽内的所述第三应力外延层112的宽度为所述第二宽度l2，位于所述第二间隙壁112顶面以上的所述第三应力外延层114具有第三宽度l3，其中，所述第一宽度l1小于所述第二宽度l2，所述第二宽度l2小于所述第三宽度l3。

值得一提的是，该第一宽度、第二宽度和第三宽度是指以与半导体衬底表面垂直且与所述鳍片结构的延伸方向垂直的面去截所述第二应力外延层和第三应力外延层所获得的相应截面的宽度。

可以使用选择性外延生长的方法在露出的第二应力外延层111的表面上生长第三应力外延层114，选择性外延生长可以采用低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、超高真空化学气相沉积(uhvcvd)、快速热化学气相沉积(rtcvd)和分子束外延(mbe)中的一种。

在nmos中，第三应力外延层114通常具有拉应力。第三应力外延层114的材料可以为sip、sic或其他可提供拉应力的适合的材料。本实施例中，较佳地选择sip作为第三应力外延层114。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长sip，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。

其中，在外延生长第三应力外延层114时，该第二间隙壁112对于第三应力外延层114的生长具有引导作用，控制其在第二间隙壁112之间的第二凹槽内向上生长。

通过上述方法，在nmos区内的源/漏区内形成了sip应力外延层，该应力外延层包括位于底部的第一宽度的第二应力外延层，位于第二应力外延层上的第三应力外延层，其中，第三应力外延层自下而上包括第二宽度的第三应力外延层和位于第二间隙壁顶面以上的第三宽度的第三应力外延层，其中第一宽度小于第二宽度，第二宽度小于第三宽度，因此扩大了应力外延层的顶部，使接触面积更大，从而应力外延层具有较低的外电阻，再者，由于并未增大底部应力外延层的体积，使短沟道效应也得到了很好的控制。

接着，如图18所示，在所述半导体衬底100、所述第一应力外延层106、所述第三应力外延层114以及所述第二间隙壁112的表面上形成接触孔蚀刻停止层115；在所述接触孔蚀刻停止层115上沉积层间介电层116，并平坦化所述层间介电层116。

在所述衬底上形成接触孔蚀刻停止层(cesl)115，所述接触孔蚀刻停止层可包括一介电材料，如含硅材料、含氮材料、含碳材料、或相似物。

接触孔蚀刻停止层115可包括数种蚀刻停止材料中的任意两种。非限制性示例包括导体蚀刻停止材料、半导体蚀刻停止材料和介电蚀刻停止材料。由于下面的额外描述中将变得更显而易见的原因，蚀刻停止层包括易受局部改变影响的蚀刻停止材料，其为蚀刻停止层提供区域特定的蚀刻选择性。在本发明中所述接触孔蚀刻停止层115为包含两层，包含在内的一层氧化物层以及在所述氧化物层外面的氮化物层，其中所述氧化物可以选用sio2，所述氮化物可以选用sicn、sin、sic、siof、sion中的一种，但是所述接触孔蚀刻停止层并不局限于上述示例。

然后沉积层间介电层116并平坦化。所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械研磨(cmp)平坦化方法。

层间介电层116可为氧化硅层，包括利用热化学气相沉积(thermalcvd)制造工艺或高密度等离子体(hdp)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(usg)、磷硅玻璃(psg)或硼磷硅玻璃(bpsg)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，sog)、掺杂磷的四乙氧基硅烷(pteos)或掺杂硼的四乙氧基硅烷(bteos)。

至此完成了对本发明的半导体器件的制造方法的主要步骤的介绍，对于完整的器件的制作还需其他的前续步骤、中间步骤或后续步骤，在此不再一一赘述。

根据本发明的制造方法，在nmos区源/漏区生长应力外延层时使用间隙壁作为引导，因此不会形成合并外延层(mergedepitaxy)，另外，由于扩大了应力外延层的顶部，使接触面积更大，因此应力外延层具有较低的外电阻，再者，由于基本上未增大底部应力外延层的体积，使短沟道效应也得到了很好的控制，因此，根据本发明的制造方法，合理的平衡了源/漏极应力外延层的体积和轮廓，提高了器件的性能和良率。

实施例二

本发明还提供一种使用前述实施例一中方法制备获得的半导体器件。

具体地，如图17和图18所示，本发明的半导体器件包括半导体衬底100，所述半导体衬底100包括pmos区和nmos区，在所述pmos区和nmos区内的半导体衬底100上分别形成有第一鳍片结构1011和第二鳍片结构1012。

具体地，半导体衬底100其可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。本实施例中，半导体衬底100较佳地为硅衬底。

在所述pmos区内的半导体衬底100上形成有第一鳍片结构1011，在每个所述nmos区内的半导体衬底100上形成有第二鳍片结构1012。

在一个示例中，形成所述第一鳍片结构1011和所述第二鳍片结构1012的方法包括以下步骤：

在所述半导体衬底100的表面形成图案化的掩膜层，所述图案化的掩膜层定义有所述第一鳍片结构1011和所述第二鳍片结构1012的图案，包括鳍片的宽度、长度以及位置等；以所述图案化的掩膜层为掩膜，蚀刻所述半导体衬底100，以形成所述第一鳍片结构1011和第二鳍片结构1012。掩模层通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。可采用干法蚀刻或者湿法蚀刻等方法进行上述蚀刻，其中，干蚀刻工艺可以为反应离子蚀刻、离子束蚀刻、等离子蚀刻、激光烧蚀或者这些方法的任意组合。也可以使用单一的蚀刻方法，或者也可以使用多于一个的蚀刻方法。

需要注意的是，形成所述第一鳍片结构1011和所述第二鳍片结构1012的方法仅仅是示例性的，并不局限于上述方法。

鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片结构组，鳍片结构的长度也可不相同。

在半导体衬底100上还形成有隔离结构102，隔离结构102可以为浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构，在本实施例中，隔离结构102较佳地为浅沟槽隔离结构。该隔离结构102的顶面低于第一鳍片结构1011和所述第二鳍片结构1012的顶面。半导体衬底100中还形成有各种阱(well)结构，例如，在pmos区内形成有n型阱，在nmos区内形成有p型阱，为了简化，图示中予以省略。

进一步，在所述pmos区和nmos区分别形成有横跨部分所述第一鳍片结构1011和部分第二鳍片结构1012的第一栅极结构和第二栅极结构。

第一栅极结构和第二栅极结构均包括自下而上的栅极介电层1031和栅极层1032。

栅极介电层1031栅极介电层可以通过热氧化、氮化或氧氮化工艺形成。在形成栅极介电层时，也可以组合使用上述工艺。栅极介电层可以包括如下的任何传统电介质：sio2、si3n4、sion、sion2、诸如tio2、al2o3、zro2、hfo2、ta2o5、la2o3的高k电介质以及包括钙钛矿型氧化物的其它类似氧化物，但不限于此。通常，高k电介质能经受高温(900℃)退火。栅极介电层也可以包括上述电介质材料的任何组合。

栅极层1032形成于栅极介电层1031上。在一实施例中，栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。

在一个示例中，在第一栅极结构两侧的第一鳍片结构1011的源/漏区内形成有第一应力外延层106，在所述第一应力外延层106的表面上还形成有第一氧化物层107，在所述第一氧化物层107的表面上、所述第一鳍片结构1011的侧壁上以及所述pmos区内的半导体衬底100表面上形成有间隙壁材料层1121。

第一应力外延层106的材料可以包括sige或其他可提供压应力的适合的材料。

在pmos内形成具有压应力的应力层，cmos器件的性能可以通过将压应力作用于pmos来提高。

其中，较佳地，第一应力外延层106的截面形状较佳地为“∑”形。

示例性地，第一氧化物层107为使用氧化处理的方法形成的氧化硅。

间隙壁材料层1121可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，间隙壁材料层1121为氮化硅。

进一步地，本发明的半导体器件还包括在所述第二栅极结构两侧的所述第二鳍片结构1012的源/漏区内自下而上形成有第一宽度l1的第二应力外延层111、第二宽度l2的第三应力外延层114和第三宽度l3的所述第三应力外延层114，其中，所述第一宽度l1小于所述第二宽度l2，所述第二宽度l2小于所述第三宽度l3，在第二鳍片结构1012、所述第二应力外延层111、所述第二宽度的第三应力外延层114的侧壁上形成有间隙壁112。

间隙壁112可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，间隙壁112为氮化硅。

在nmos中，第二应力外延层111和第三应力外延层114通常具有拉应力。第二应力外延层111和第三应力外延层114的材料可以为sip、sic或其他可提供拉应力的适合的材料。本实施例中，较佳地选择sip作为第二应力外延层111和第三应力外延层114。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长sip，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。

示例性地，第二应力外延层111和第三应力外延层114还可以为不同的具有拉应力的材料。

本发明的半导体器件，其在nmos区内的源/漏区内形成了sip应力外延层，该应力外延层包括位于底部的第一宽度的第二应力外延层，位于第二应力外延层上的第三应力外延层，其中，第三应力外延层自下而上包括第二宽度的第三应力外延层和位于第二间隙壁顶面以上的第三宽度的第三应力外延层，其中第一宽度小于第二宽度，第二宽度小于第三宽度，因此扩大了应力外延层的顶部，使接触面积更大，因此应力外延层具有较低的外电阻，再者，由于并未增大底部应力外延层的体积，使短沟道效应也得到了很好的控制。

进一步地，在所述半导体衬底100、所述第一应力外延层106、所述第三应力外延层114以及所述间隙壁112的表面上形成有接触孔蚀刻停止层115；在所述接触孔蚀刻停止层115上沉积有层间介电层116。

在所述衬底上形成接触孔蚀刻停止层(cesl)115，所述接触孔蚀刻停止层可包括一介电材料，如含硅材料、含氮材料、含碳材料、或相似物。

接触孔蚀刻停止层115可包括数种蚀刻停止材料中的任意两种。非限制性示例包括导体蚀刻停止材料、半导体蚀刻停止材料和介电蚀刻停止材料。由于下面的额外描述中将变得更显而易见的原因，蚀刻停止层包括易受局部改变影响的蚀刻停止材料，其为蚀刻停止层提供区域特定的蚀刻选择性。在本发明中所述接触孔蚀刻停止层115为包含两层，包含在内的一层氧化物层以及在所述氧化物层外面的氮化物层，其中所述氧化物可以选用sio2，所述氮化物可以选用sicn、sin、sic、siof、sion中的一种，但是所述接触孔蚀刻停止层并不局限于上述示例。

层间介电层116可为氧化硅层，包括利用热化学气相沉积(thermalcvd)制造工艺或高密度等离子体(hdp)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(usg)、磷硅玻璃(psg)或硼磷硅玻璃(bpsg)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，sog)、掺杂磷的四乙氧基硅烷(pteos)或掺杂硼的四乙氧基硅烷(bteos)。

对于完整的器件其还包括其他的结构组成部分，在此不做一一赘述。

由于本发明的半导体器件采用前述的方法制备获得，因此具有相同的优点。

本发明的半导体器件，在nmos区源/漏区生长应力外延层时使用间隙壁作为引导，因此不会形成合并外延层(mergedepitaxy)，另外，由于本发明的半导体器件包括扩大了的应力外延层的顶部，使接触面积更大，因此应力外延层具有较低的外电阻，再者，由于基本上未增大底部应力外延层的体积，使短沟道效应也得到了很好的控制，合理的平衡了源/漏极应力外延层的体积和轮廓，因此，根据本发明半导体器件的性能更高。

实施例三

本发明还提供了一种电子装置，包括实施例二中所述的半导体器件，所述半导体器件根据实施例一中所述方法制备得到。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、vcd、dvd、导航仪、数码相框、照相机、摄像机、录音笔、mp3、mp4、psp等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

其中，图20示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。

其中所述移动电话手机包括实施例二所述的半导体器件，所述半导体器件主要包括：

半导体衬底，所述半导体衬底包括pmos区和nmos区，在所述pmos区和nmos区内的半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；

在所述pmos区和nmos区分别形成有横跨部分所述第一鳍片结构和部分第二鳍片结构的第一栅极结构和第二栅极结构；

在第一栅极结构两侧的第一鳍片结构的源/漏区内形成有第一应力外延层；

在所述第二栅极结构两侧的所述第二鳍片结构的源漏区内自下而上形成有第一宽度的第二应力外延层、第二宽度的第三应力外延层和第三宽度的所述第三应力外延层，其中，所述第一宽度小于所述第二宽度，所述第二宽度小于所述第三宽度；

在第二鳍片结构、所述第二应力外延层、所述第二宽度的第三应力外延层的侧壁上形成有间隙壁。

本发明的电子装置包括前述的半导体器件，因此也具有相同的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。