一种像素bank结构及制备方法与流程

本发明涉及显示技术领域，尤其涉及一种像素bank结构及制备方法。

背景技术：

采用溶液法加工制作OLED以及QLED显示器，由于其具有低成本、高产能、易于实现大尺寸等优点，是未来显示技术发展的重要方向。其中，印刷技术被认为是实现OLED以及QLED低成本和大面积全彩显示的最有效途径。

但作为一种新兴技术，溶液法印刷技术和印刷工艺一直未能得到很好的解决。虽然研究者们从材料及喷印设备对其进行了改进，但是印刷出的薄膜形貌不均匀等印刷难题一直未能达到预期结果。

在常规印刷AM-QDLED或AMOLED器件中，像素界定层(PDL或bank)呈现上窄下宽的结构，以限制墨水在印刷时向四周溢出。在墨水的干燥过程中，很容易产生咖啡环，从而引起像素发光区周边材料堆积；此外，干燥过程中由于墨水在bank侧面发生三相线定扎，也很容易引起像素bank与像素电极交界处发生材料堆积，如图1所示，现有的像素bank结构包括基板10、像素电极11、像素bank 12，像素bank 12靠近像素电极11的位置形成材料堆积区A，这些材料堆积区A位于像素的有效发光区，因此会导致像素的有效发光区域减小，从而降低显示面板的性能以及开口率。

因此，现有技术还有待于改进和发展。

技术实现要素：

鉴于上述现有技术的不足，本发明的目的在于提供一种像素bank结构及制备方法，旨在解决现有技术中bank与像素电极交界处发生材料堆积的问题。

本发明的技术方案如下：

一种像素bank结构，其包括基板、间隔设置在基板上的像素bank以及位于相邻像素bank之间的像素电极，其中，在所述像素bank上靠近像素电极的位置设置有材料堆积缓冲区，所述材料堆积缓冲区与像素电极边缘局部重叠。

所述的像素bank结构，其中，所述材料堆积缓冲区与像素电极重叠区域的厚度为50-200nm。

所述的像素bank结构，其中，所述材料堆积缓冲区的宽度为5-40μm。

所述的像素bank结构，其中，所述基板为刚性基板或柔性基板。

所述的像素bank结构，其中，所述材料堆积缓冲区采用半曝光工艺制备而成。

所述的像素bank结构，其中，所述像素电极为透明导电金属氧化物。

所述的像素bank结构，其中，所述像素电极上方依次设置有第一有机功能层和第二有机功能层。

一种如上所述的像素bank结构的制备方法，其中，包括步骤：

A、提供一具有像素电极的基板；

B、在基板上沉积一层像素bank的膜层，并进行曝光和显影，其中像素电极中间区域采用全曝光，且像素电极的边缘区域采用半曝光，从而形成材料堆积缓冲区。

所述的像素bank结构的制备方法，其中，所述材料堆积缓冲区与像素电极重叠区域的厚度为50-200nm。

所述的像素bank结构的制备方法，其中，所述材料堆积缓冲区的宽度为5-40μm。

有益效果：本发明在现有像素bank结构的基础上，于像素发光区边缘引入材料堆积缓冲区，使得印刷工艺过程中墨水干燥时产生的材料堆积于此材料堆积缓冲区，而像素发光区形成平整均匀的薄膜，从而有效防止因材料堆积发生在像素发光区，导致像素的实际有效发光区面积减小。

附图说明

图1为现有技术中一种像素bank结构的结构示意图。

图2为本发明一种像素bank结构较佳实施例的结构示意图。

图3为本发明一种像素bank结构的制备方法较佳实施例的流程图。

具体实施方式

本发明提供一种像素bank结构及制备方法，为使本发明的目的、技术方案及效果更加清楚、明确，以下对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

请参阅图2，图2为本发明一种像素bank结构较佳实施例的结构示意图，如图所示，其包括基板20、间隔设置在基板20上的像素bank 24以及位于相邻像素bank 24之间的像素电极21，其中，在所述像素bank 24上靠近像素电极21的位置设置有材料堆积缓冲区C，所述材料堆积缓冲区C与像素电极21边缘局部重叠。

本发明中，虽然也会在像素bank 24与像素电极21交界处发生材料堆积，形成材料堆积区B，但是本发明在像素bank 24上设置材料堆积缓冲区C，该材料堆积缓冲区C与像素电极21局部重叠，这样材料堆积缓冲区C就延伸至像素bank 24的主体区域，从而使得材料堆积缓冲区C不会影响像素发光区（即像素电极21所在区域）的大小。本发明通过设置所述材料堆积缓冲区C，使得印刷工艺过程中墨水干燥时产生的材料堆积于此材料堆积缓冲区C，而像素发光区形成平整均匀的薄膜，从而有效防止因材料堆积发生在像素发光区，避免像素的实际有效发光区面积减小的情况发生，进而提高整个显示效果。

进一步，所述材料堆积缓冲区C与像素电极21重叠区域的厚度为50-200nm，即与像素电极21重叠区域的材料堆积缓冲区C其厚度为50-200nm，例如100nm。如果厚度太薄，则不能有效阻止因像素边缘凸起导致的尖端放电，从而形成漏电流，如果厚度太厚，可能会在重叠区与像素电极连接处形成材料堆积现象。

进一步，所述材料堆积缓冲区C的宽度为5-40μm，例如15μm。如果宽度太窄，则无法有效的完成覆盖印刷工艺中形成的材料堆积；如果宽度太宽，会导致相连像素间的像素bank过窄，后期打印可以容易发生墨水串扰，同时也会导致像素bank内薄膜沉积区域变大，浪费材料。

进一步，所述基板21为刚性基板，如玻璃，或所述基板21为柔性基板，如PI。

进一步，所述材料堆积缓冲区C采用半曝光工艺制备而成，这种工艺可以一次性制作带有材料堆积缓冲区C的像素bank 24。所述材料堆积缓冲区C的显影与曝光剂量或显影时间相关，不同的曝光剂量或显影时间，光阻显影剥离的厚度不一样，即可以通过曝光剂量或显影时间来控制显影完残留光阻膜的厚度。

进一步，所述像素电极21为透明导电金属氧化物，例如是ITO或IZO。

进一步，所述像素电极21上方依次设置有第一有机功能层22和第二有机功能层23。所述的第一有机功能层22和第二有机功能层23根据器件结构的不同而有所不同，如果是正装器件，那么所述第一有机功能层22为空穴注入层，所述第二有机功能层23为空穴传输层；如果是倒装器件，那么第一有机功能层22为电子注入层，第二有机功能层23有电子传输层。

本发明还提供一种如上所述的像素bank结构的制备方法较佳实施例，如图2所示，其包括步骤：

S1、提供一具有像素电极的基板；

S2、在基板上沉积一层像素bank的膜层，并进行曝光和显影，其中像素电极中间区域采用全曝光，且像素电极的边缘区域采用半曝光，从而形成材料堆积缓冲区。

在步骤S1中，所述基板上具有发光元器件的驱动电路；如是PM显示面板（被动式），则驱动电路是像素电极阵列以及像素电极的引出线路布局；如是AM显示面板（主动式），则驱动电路是驱动TFT阵列以及引线布局。在基板上制作图形化的像素电极，如果采用PM显示面板可以省去这一步（即制作图形化的像素电极这一步）。

然后进行清洗，例如将图案化的基板（例如ITO基板）依次置于丙酮、洗液、去离子水以及异丙醇中进行超声清洗，上述每一步的超声清洗持续15分钟左右，在超声完毕后，将ITO基板置于洁净烘箱内烘干即可，备用。

在所述步骤S2中，其中像素发光区全曝光，设置有材料堆积缓冲区的区域半曝光，显影后露出像素发光区，而材料堆积缓冲区因采用半曝光，会残留一层较薄的bank薄膜，且这层较薄的bank薄膜与像素电极局部重叠，覆盖像素电极的边缘区域，最终形成材料堆积缓冲区C。另外，半曝光工艺是通过曝光mask（掩膜）来调控不同区域的曝光剂量，显影条件可以是采用2.38%的TMAH 显影50s。

进一步，所述材料堆积缓冲区与像素电极重叠区域的厚度为50-200nm，更进一步地，所述厚度优选为80-150nm。

进一步，所述材料堆积缓冲区的宽度为5-40μm，更进一步地，所述厚度优选为10-20μm。。

综上所述，本发明在现有像素bank结构的基础上，于像素发光区边缘引入材料堆积缓冲区，使得印刷工艺过程中墨水干燥时产生的材料堆积位于此材料堆积缓冲区，而像素发光区形成平整均匀的薄膜，从而有效防止因材料堆积发生在像素发光区，导致像素的实际有效发光区面积减小。

应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。