一种液晶显示装置的像素结构及液晶显示装置的制作方法

本发明涉及了像素结构技术领域，特别是涉及了一种液晶显示装置用的像素结构以及液晶显示装置。

背景技术：

随着LCD技术的不断发展，为了进一步降低LCD功耗，一种新型的超低频率的液晶显示器得以出现。为了降低TFT三级管中漏电流的流失，提高存储电容维持显示的时间，在一个像素内设置两个晶体管。

如图1所示，其为现有新型的双晶体管的像素结构的电路原理示意图。该像素结构左右两端引出的是数据线2’，下端引出的是扫描线1’；该像素结构具体包括阵列排布的多条扫描线1’和多条数据线2’、以及由两条扫描线11’、12’和一数据线2’定义的像素单元3’，每一像素像素单元3’包括串联设置的两个晶体管T1’、T2’、像素电极Clc’和公共电极Vcom’，所述公共电极Vcom’形成在所述像素电极Clc’的上方，使像素电极Clc’与公共电极Vcom’形成存储电容Cs’在公共电极Vcom’上的结构形式；其中，第1个晶体管T1’和第2个晶体管T2’的栅极G分别连接位于同一像素单元3’内的两条扫描线11’、12’；第1个晶体管T1’的漏极D与第2个晶体管T2’的源极S连接，第1个晶体管T1’的源极S与所述数据线2’连接，第2个晶体管T2’的漏极D连接所述像素电极Clc’。

但是，现有双晶体管的像素结构由于每个像素单元内包含两条扫描线，分别连接两个晶体管，则扫描线的数量与现有单晶体管的像素结构相比增加了一倍，则需要相应减小存储电容面积或增大像素尺寸，而且还提高了负载阻抗和寄生电容，极大地影响显示效果。

技术实现要素：

有鉴于此，本发明所要解决的技术问题是提供了一种液晶显示装置的像素结构，其通过在任一扫描线上直接连接位于相邻的两个像素单元内的不同位置的晶体管，扫描线的数量减少了一半，不仅节省空间，可增大存储电容面积或减小像素尺寸，提高PPI，提高显示效果。

本发明还提供了一种液晶显示装置。

本发明所要解决的技术问题通过以下技术方案予以实现：

一种液晶显示装置的像素结构，包括平行设置的若干条扫描线、沿垂直于扫描线的方向设置的若干条数据线以及交叉的扫描线和数据线定义出的多个像素单元；每一像素单元包括液晶电容及相互串联连接的第一晶体管和第二晶体管，所述第二晶体管耦合到该液晶电容；其中，任意一根所述扫描线与位于其一侧的像素单元内的第一晶体管连接，还与位于其另一侧的像素单元内的第二晶体管连接。

位于同一像素单元内的第一晶体管和第二晶体管的栅极G分别与相邻的扫描线连接；所述第一晶体管的漏极D与第二晶体管的源极S连接，第一晶体管的源极S与所述数据线连接；第二晶体管的漏极D耦合至所述液晶电容。

一种液晶显示装置，其包括形成有上述的像素结构的阵列基板、数据驱动器和扫描驱动器，所述数据驱动器位于所述阵列基板的两侧，用于向所述阵列基板上的数据线提供数据信号 ；所述扫描驱动器用于驱动所述阵列基板上的扫描线。所述扫描驱动器集成在阵列基板上。

本发明具有如下有益效果：本发明的像素结构通过在任一扫描线上直接连接位于相邻的两个像素单元内的不同位置的晶体管，即每个像素单元内的扫描线连接第一晶体管和第二晶体管，扫描线的数量减少了一半，不仅节省空间，可增大存储电容面积或减小像素尺寸，提高PPI，提高显示效果。另一方面，由于扫描线的数量减少，其负载阻抗和寄生电容也减少，其RC延迟减少，从而通过晶体管对液晶电容的充电越足。

附图说明

图1为现有双晶体管像素结构的电路原理图；

图2为本发明双晶体管像素结构的电路原理图；

图3为图2像素结构一种工作方式的波形图。

具体实施方式

下面结合实施例对本发明进行详细的说明，实施例仅是本发明的优选实施方式，不是对本发明的限定。

现有双晶体管像素结构设计由于像素内空间有限，且为了尽可能降低刷新频率，必须尽量增大存储电容，以维持画面更长时间；但现有双晶体管的像素结构由于每个像素单元内包含两条扫描线，分别连接两个晶体管，则扫描线的数量与现有单晶体管的像素结构相比增加了一倍，则需要相应减小存储电容面积但会导致存储电容降低，存储的电量不足以维持显示到下一次像素充电时间；或者，相应增大像素尺寸但会降低PPI，减小相同显示尺寸下会降低分辨率；无论是减小存储电容面积还是增大像素尺寸，都极大地影响显示效果。同时也增大了Cgs等寄生电容和负载阻抗，进一步影响显示效果。

也有现有双晶体管连接同一扫描线，虽然没有增加扫描线的数量，漏电流相比单晶体管像素结构没有增加，但是同时它也会减小开启电流，会导致存储电容充电不足或者充电时间加长，进而影响显示效果。现有双晶体管连接同一扫描线实质上是通过加大晶体管通道长度，减小特定的通道宽长比来实现的，增加了像素结构的设计及制造的复杂性，不利于产业化。

为了解决上述技术问题，如图2所示，本实施例提供了一种液晶显示装置的像素结构，其包括平行设置的若干条扫描线G0至Gn（n为自然数）、沿垂直于扫描线G0至Gn的方向设置的若干条数据线S以及交叉的扫描线G0至Gn和数据线S定义出的多个像素单元P；每一像素单元P包括液晶电容Clc及相互串联连接的第一晶体管M1和第二晶体管M2，所述第二晶体管M2耦合到该液晶电容Clc；其中，任意一根所述扫描线G0或Gn与位于其一侧的像素单元P内的第一晶体管M1连接，还与位于其另一侧的像素单元P内的第二晶体管M2连接。

即每个像素单元P内的扫描线G0或Gn分别连接位于其两侧的第一晶体管M1和第二晶体管M2（此第一晶体管M1和第二晶体管M2分别位于不同像素单元P内），因此，相比现有双晶体管的像素结构，本实施例扫描线G0至Gn的数量减少了一半，不仅节省空间，可增大存储电容Cs面积，以58*174像素尺寸为例，本实施例存储电容Cs面积相比现有双晶体管像素结构设计的存储电容Cs面积提高了至少15%，明显增大电容量，以有效减少馈穿 (feedthrough) 效应并降低漏电电压；或可减小像素尺寸，像素尺寸越小，PPI越高，更有效提高显示效果，而且成本更低；相比现有双晶体管像素结构中双晶体管连接同一扫描线G0或Gn，本实施例不会出现开启电流减小现象，同时无需复杂的设计，便于产业化生成。另一方面，由于扫描线G0至Gn的数量减少，其负载阻抗和寄生电容也减少，其RC延迟减少，从而通过晶体管对液晶电容Clc的充电越足。

每一像素单元P，以像素单元Pi为例，包括：并联设置的液晶电容Clc和存储电容Cs、以及两个串联设置的第一晶体管M1和第二晶体管M2，其中晶体管优选但不限定为TFT晶体管；所述第一晶体管M1和第二晶体管M2的栅极G分别与相邻的扫描线Gi和Gi-1连接；所述第一晶体管M1的漏极D与第二晶体管M2的源极S连接，第一晶体管M1的源极S与所述数据线S连接；第二晶体管M2的漏极D耦合至所述液晶电容Clc和存储电容Cs。

图3其显示了本实施例像素结构的一种实施方式的多条扫描线G0至Gn的扫描信号和数据线的数据信号的波形图，但不局限于此实施方式。更具体地说，Vg0至Vgn分别为所述扫描线G0至Gn的扫描信号，每一扫描信号均具有自己的扫描时间周期，且每一扫描时间周期具有比一个记录时间长的时间周期；Vs代表数据线输入到液晶电容和存储电容的数据信号。每一像素列由其两侧的两条扫描线控制，该两条扫描线的扫描时间周期在预定时间，如一个记录时间内，彼此重叠，在重叠时间内对该像素列执行数据记录。以对扫描线Gi-1和Gi进行扫描为例，扫描线Gi-1的扫描信号Vgi-1的扫描时间周期为Ti-1，扫描线Gi的扫描信号Vgi的扫描时间周期为Ti；则在扫描时间周期Ti-1和Ti的重叠时间ti内，扫描信号Vgi-1和Vgi均为高电压，使得第一晶体管M1和第二晶体管M2同时导通，与此同时，数据线输出数据信号经第二晶体管M2输入至液晶电容Clc和存储电容Cs，即在第i像素列上执行数据记录。

本实施例还提供了一种液晶显示装置，其包括形成有上述的像素结构的阵列基板、数据驱动器、扫描驱动器和印刷电路板，为了便于说明，图中未示意与阵列基板相对设置的彩色滤光片基板以及夹杂在两者之间的液晶。

所述数据驱动器位于所述阵列基板的两侧，用于向所述阵列基板上的数据线提供数据信号；所述扫描驱动器用于驱动所述阵列基板上的扫描线，优选集成在阵列基板上。

以上所述实施例仅表达了本发明的实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制，但凡采用等同替换或等效变换的形式所获得的技术方案，均应落在本发明的保护范围之内。