一种栅氧化层漏电点的定位方法与流程

本发明涉及半导体失效分析技术领域，尤其涉及一种栅氧化层漏电点的定位方法。

背景技术：

栅氧化层击穿电压测试(GOI Vramp)是评估栅氧化层工艺的一个常用方法，而漏电点的精确定位是GOI Vramp工艺中失效分析的关键步骤。热点定位结合FIB(聚焦离子束切割)和电压对比观察是目前最常用的漏电点定位方法，具体步骤可包括：

利用热点定位机台获取热点，实现粗略定位；然后采用机械研磨和化学刻蚀的方法去除金属互连层，直至露出硅化物层；接着在FIB机台中对硅化物层进行选择性切割，一般采用均分的模式进行，也可以根据实际情况选择切割图案，直至定位到2～3um精度为止。

这种漏电点定位方法存在以下几点缺陷：

第一，刻蚀至露出硅化物层的步骤对样品的均匀性及停止的位置要求比较高，因为硅化物层的厚度大约只有二三十纳米，需要很好地控制以使得刻蚀停止在硅化物层；

第二，在FIB机台中对硅化物层进行选择性切割时，对切割的深度有比较高的要求，既要保证硅化物层被切割断，又不能影响到下面的有源区。切割的方法需要随样品的变化而变化，精度稍有出入就可能出现硅化物层与有源区连接导致的虚假漏电，从而定位失败；

第三，这种定位方式的精度不高，由于不知道漏电点的实际位置，只能定位出一个几微米以内的范围，还有可能出现FIB切割直接将漏电点破坏掉的现象。

技术实现要素：

鉴于上述技术问题，本发明提供一种栅氧化层漏电点的定位方法，可以降低样品制备的要求，避免FIB切割导致的失效分析失败，同时可以提高定位的精确度。

本发明解决上述技术问题的主要技术方案为：

一种栅氧化层漏电点的定位方法，应用于一包括栅氧化层的半导体结构，所述栅氧化层上方沉积有多晶硅栅、硅化物层和金属互连层，且所述栅氧化层中包括一个或多个漏电点，其特征在于，所述定位方法包括：

步骤S1，对所述半导体结构进行漏电点粗定位，以在所述栅氧化层上方定位出包括所述失效点的热点区域；

步骤S2，去除所述金属互连层和所述硅化物层，以暴露所述多晶硅栅；

步骤S3，对应所述热点区域在所述多晶硅栅上方形成金属层区域；

步骤S4，采用电压对比工艺对所述多晶硅栅上方的所述金属层区域进行测试，正对所述漏电点的所述金属层区域在所述电压对比工艺下呈现高于其他区域的亮度，从而定位出所述漏电点。

优选的，上述的定位方法，其中，所述硅化物层为硅和金属的化合物，用以降低所述多晶硅栅的导电电阻。

优选的，上述的定位方法，其中，所述硅化物层为硅化钨、硅化钴或硅化镍。

优选的，上述的定位方法，其中，在所述步骤S1中，利用热点定位机台对所述半导体结构进行所述漏电点粗定位。

优选的，上述的定位方法，其中，在所述步骤S2中，采用机械研磨和化学刻蚀的方法去除所述金属互连层和所述硅化物层。

优选的，上述的定位方法，其中，在所述步骤S3中，在聚焦离子束切割机台中形成金属层区域。

优选的，上述的定位方法，其中，在所述步骤S3中，采用物理沉积的方法形成金属层区域。

优选的，上述的定位方法，其中，在所述步骤S3中，所述金属层区域以离散点的方式对应所述热点区域形成在所述多晶硅栅上方。

优选的，上述的定位方法，其中，在所述步骤S3中，所述金属层区域为铂金或者钨。

优选的，上述的定位方法，其中，所述多晶硅栅的厚度为100～200nm。

上述技术方案具有如下优点或有益效果：

第一，降低样品制备的要求，因步骤S2中停止在多晶硅栅上，而多晶硅栅的厚度一般为100～200nm，相比于现有技术停止在硅化物层上大大降低了对样品制备的要求；

第二，避免FIB切割过程中人为引入虚假漏电点和对漏电点的损伤而导致的失效分析失败；

第三，提高定位的精确度，定位出的漏电点与实际漏电点之间的距离小于等于50nm。

附图说明

参考所附附图，以更加充分地描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1是本发明的定位方法的流程图；

图2～图5是本发明的定位方法各步骤结构图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

需要说明的是，在不冲突的前提下，以下描述的技术方案和技术方案中的技术特征可以相互组合。

本发明的栅氧化层漏电点的定位方法，应用于一包括栅氧化层的半导体结构，该半导体结构的示意图如图2所示，包括衬底1和依次设置在衬底1上的栅氧化层(gate oxide)2、多晶硅栅(poly gate)3、硅化物层4和金属互连层5，在栅氧化层2中存在一个或多个漏电点，即为本发明所要定位的漏电点。

优选的，硅化物层(polycide)4为硅和金属的化合物，例如为硅化钨、硅化钴或硅化镍，可用于降低多晶硅栅(poly gate)3的导电电阻。

进一步的，在上述半导体结构的基础上，参照图1及图3～图5所示，本发明的定位方法包括：

步骤S1，如图3所示，利用热点定位机台对半导体结构进行漏电点粗定位，以在栅氧化层2上方定位出包括漏电点20(图中以一个漏电点为例进行展示，其不应视为对本发明的限制)的热点区域6(图中以虚线标出)。在该步中，利用热点定位机台进行的定位，其精度并不高，因此其对半导体结构的定位只是精确定位之前的一个预步骤，目的是在半导体结构中粗略地定位出包括漏电点20的热点区域6，以方便后续在该热点区域6中进一步精确地定位出漏电点20。

步骤S2，如图4所示，去除金属互连层5和硅化物层4，直到暴露出多晶硅栅3。在该步中，硅化物层(polycide)4的厚度只有二三十纳米，而多晶硅栅(poly gate)3约为100～200nm，因此停止在多晶硅栅(poly gate)3上面对于工艺的难度要求大大降低。优选的，可采用机械研磨和化学刻蚀的方法去除金属互连层5和硅化物层4。

步骤S3，如图5所示，对应热点区域6在多晶硅栅3上方形成金属层区域。在该步中，优选的是在聚焦离子束切割(FIB)机台中，采用物理沉积的方法形成金属层区域。金属层区域的材料，可选用任意可以用物理沉积的方法形成的金属，优选可为铂金(Pt)或金属钨(W)。

在该步中，需要注意的是，金属层区域是以离散点的方式对应热点区域6形成在多晶硅栅3上方，例如形成为图5所示的金属层区域60和金属层区域61。图5以示例的方式展示出两个离散的金属层区域，实际操作时可形成多个。

步骤S4，继续参照图5所示，采用电压对比(voltage contrast)工艺对多晶硅栅3上方的金属层区域进行测试，正对漏电点20的金属层区域60在电压对比工艺下呈现高于其他区域(例如另一金属层区域61)的亮度，从而定位出漏电点20。

在该步中，因为漏电点的泄漏电压并不大，而多晶硅栅(poly gate)3具有高导电电阻，使得采用电压对比工艺时漏电点的感测范围有限，不会偏离实际的漏电点20太多；同时，因沉积的金属层区域(例如Pt)的高导电性和高二次电子产量，当有金属层区域(60)正好覆盖在漏电点20上方时，该金属层区域60在电压对比工艺下即呈现出高于其他区域(主要指其余的离散金属层区域，在图中即表现为另一金属层区域61)的亮度，使得该金属层区域60凸显出来，从而可以精确定位出漏电点20的位置。通过大量的实验表明，采用本发明的方法所定位出的漏电点与实际漏电点20之间的偏差小于等于50nm，也即将定位精度控制在了50nm以内。

综上所述，本发明的定位方法，因刻蚀停止在多晶硅栅上，从而相比于现有技术停止在硅化物层上大大降低了对样品制备的要求；因采用沉积金属层区域的方式代替切割，从而避免FIB切割过程中人为引入虚假漏电点和对漏电点的损伤而导致的失效分析失败；同时利用多晶硅栅的高电阻使漏电点的感测范围有限并结合沉积的金属层区域的高导电性和高二次电子产量使得漏电点的电压对比度凸显出来的特性，大大提升了定位精度，使得定位出的漏电点与实际漏电点之间的偏差控制在50nm以内。

以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。