测试结构及其形成方法、测试方法与流程

本发明涉及半导体制造技术领域，特别涉及一种测试结构及其形成方法、测试方法。

背景技术：

在半导体的生产工艺中，由于MOS工艺或者CMOS工艺制造的器件集成度的不断提高，半导体器件的小型化也正在面临着挑战。其中，随着半导体器件的不断缩小，寄生外接电阻(Rext)成为限制半导体器件性能的主要因素之一。寄生外接电阻主要包括金属接触层与源漏掺杂区之间的接触电阻(Rc)。

现有技术中，通常采用链接(chain)方式或开尔文测试结构测得接触电阻，其中，链接方式的测试结构包括：在金属接触层两端各连一个接触插塞，并用金属线和下个单元电连接，用链接方式串联起来；通过在两端测试端口之间加电压测电流方式，可以得出整个结构的电阻，再除以接触插塞的个数，就可以得出单个接触插塞加上接触插塞下方金属接触层电阻的一半，从而获得单个接触插塞与金属接触层之间的接触电阻。然而，链接方式仅能测得接触插塞与金属接触层之间的接触电阻，不能测得金属接触层与源漏掺杂区之间的接触电阻，而金属接触层与源漏掺杂区之间的接触电阻是半导体器件中的非常重要的参数之一。

随着嵌入式应力技术的应用，现有技术中半导体提供的测试结构测试获取的接触电阻的准确率低，因此，亟需提供一种新的测试结构以及测试方法，提高测得的接触电阻的准确率。

技术实现要素：

本发明解决的问题是提供一种测试结构及其形成方法、以及测试方法，提高测试获得的接触电阻的准确性和可靠性。

为解决上述问题，本发明提供一种测试结构，包括：基底，位于所述基底内的阱区，所述阱区上具有栅极结构，所述栅极结构两侧的阱区内分别形成有第一外延源漏掺杂区以及第二外延源漏掺杂区，所述第一外延源漏掺杂区与第二外延源漏掺杂区分别位于所述栅极结构相对两侧，且所述阱区、第一外延源漏掺杂区以及第二外延源漏掺杂区的掺杂类型相同；位于所述栅极结构露出的阱区、第一外延源漏掺杂区以及第二外延源漏掺杂区上的介质层；贯穿所述介质层且与所述第一外延源漏掺杂区电连接的第一接触插塞，所述第一接触插塞包括位于所述第一外延源漏掺杂区上的金属接触层以及位于所述金属接触层上的导电插塞；贯穿所述介质层且与所述阱区电连接的第二接触插塞；贯穿所述介质层且与所述第二外延源漏掺杂区电连接的第三接触插塞，且所述第三接触插塞与第二接触插塞分别位于所述第一接触插塞相对的两侧。

可选的，所述第一接触插塞用于提供第一外接电压；所述第二接触插塞用于提供第二外接电压；所述第三接触插塞用于测量所述第一外延源漏掺杂区的底部电势。

可选的，所述金属接触层位于所述第一外延源漏掺杂区部分或全部表面。

可选的，所述金属接触层的材料为硅化镍或者硅化钛。

可选的，所述导电插塞的材料为铜、铝或者钨。

可选的，所述第一外延源漏掺杂区顶部高于所述基底表面，所述第二外延源漏掺杂区顶部高于所述基底表面；或者，所述第一外延源漏掺杂区顶部与所述基底表面齐平，所述第二外延源漏掺杂区顶部与所述基底表面齐平。

可选的，所述第一外延源漏掺杂区和第二外延源漏掺杂区的材料相同。

可选的，所述第一外延源掺杂区和第二外延源漏掺杂区的掺杂类型为P型掺杂，所述第一外延源漏掺杂区和第二外延源漏掺杂区的材料为P型掺杂的SiGe或者Si；或者，所述第一外延源漏掺杂区和第二外延源漏掺杂区的掺杂类型为N型掺杂，所述第一外延源漏掺杂区和第二外延源漏掺杂区的材料为N型掺杂的SiC或者Si。

可选的，所述第三接触插塞包括位于所述第二外延源漏掺杂区上的第二金属接触层以及位于所述第二金属接触层上的第二导电插塞；或者，所述第三接触插塞仅包括第二导电插塞。

可选的，所述测试结构还包括：位于所述阱区上的伪栅结构，且所述第一外延源漏掺杂区位于所述伪栅结构与所述栅极结构之间。

可选的，所述伪栅结构的材料与所述栅极结构的材料相同。

可选的，所述测试结构还包括：位于所述第二接触插塞下方的阱区内的伪外延源漏掺杂区，其中，所述伪外延源漏掺杂区与所述第二插塞电连接，且所述伪外延源漏掺杂区的掺杂类型与所述阱区的掺杂类型相同。

可选的，所述基底包括衬底以及位于所述衬底上分立的鳍部，且所述栅极结构横跨所述鳍部且覆盖鳍部的部分顶部和侧壁。

本发明还提供一种测试结构的形成方法，包括：提供基底，且所述基底内具有阱区，所述阱区上形成有栅极结构，所述栅极结构两侧的阱区内分别形成有第一外延源漏掺杂区以及第二外延源漏掺杂区，所述第一外延源漏掺杂区与第二外延源漏掺杂区分别位于所述栅极结构相对两侧，且所述阱区、第一外延源漏掺杂区以及第二外延源漏掺杂区的掺杂类型相同；在所述栅极结构露出的阱区、第一外延源漏掺杂区以及第二外延源漏掺杂区上形成介质层；形成贯穿所述介质层且与所述第一外延源漏掺杂区电连接的第一接触插塞，所述第一接触插塞包括位于所述第一外延源漏掺杂区上的金属接触层以及位于所述金属接触层上的导电插塞；形成贯穿所述介质层且与所述阱区电连接的第二接触插塞；形成贯穿所述介质层且与所述第二外延源漏掺杂区电连接的第三接触插塞，且所述第三接触插塞与第二接触插塞分别位于所述第一接触插塞相对的两侧。

可选的，采用后栅工艺形成所述测试结构，其中，形成所述栅极结构、第一外延源漏掺杂区、第二外延源漏掺杂区以及介质层的工艺步骤包括：在所述阱区上形成第一伪栅；在所述第一伪栅两侧的阱区内分别形成所述第一外延源漏掺杂区以及第二外延源漏掺杂区；在所述第一伪栅露出的阱区、第一外延源漏掺杂区以及第二外延源漏掺杂区上形成所述介质层，且所述介质层露出第一伪栅顶部；在形成所述介质层之后，去除所述第一伪栅，在所述介质层内形成开口；形成填充满所述开口的栅极结构。

可选的，在形成所述第一伪栅的工艺步骤中，还在阱区上形成第二伪栅；其中，所述第一外延源漏掺杂区位于所述第一伪栅与第二伪栅之间；在去除所述第一伪栅的工艺步骤中，还去除所述第二伪栅，在所述介质层内形成伪栅开口；在形成所述栅极结构的工艺步骤中，还形成填充满所述伪栅开口的伪栅结构。

可选的，在形成所述介质层之前，或者，形成所述介质层之后，形成所述金属接触层；其中，所述金属接触层位于所述第一外延源漏掺杂区的部分表面或者整个表面。

可选的，采用先栅工艺形成所述测试结构。

本发明还提供一种测试方法，包括：提供前述的测试结构；向所述第一接触插塞提供第一外接电压，向所述第二接触插塞提供第二外接电压，使所述第一接触插塞、第一外延源漏掺杂区、第二接触插塞以及阱区之间构成电路回路；测量获取所述电路回路中的电流值；通过所述第三接触插塞，测量所述第一外延源漏掺杂区的底部电势；依据所述第一外接电压、底部电势以及电流值，获取所述金属接触层与所述第一外延源漏掺杂区之间的接触电阻。

可选的，获取所述接触电阻的方法包括：获取总电阻值，所述总电阻值为所述第一外接电压与所述底部电势的差值除以电流值；获取所述导电插塞的电阻值、金属接触层的电阻值以及所述第一外延源漏掺杂区的电阻值；其中，所述总电阻值与所述导电插塞的电阻值、金属接触层的电阻值以及第一外延源漏掺杂区的电阻值之间的差值，为所述接触电阻。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的测试结构的技术方案中，在栅极结构两侧的阱区内分别形成有第一外延源漏掺杂区以及第二外延源漏掺杂区，且所述阱区、第一外延源漏掺杂区以及第二外延源漏掺杂区的掺杂类型相同；所述介质层内具有与第一外延源漏掺杂区电连接的第一接触插塞，包括位于所述第一外延源漏掺杂区上的金属接触层以及位于金属接触层上的导电插塞，所述第一接触插塞用于提供第一外接电压；与所述阱区电连接的第二接触插塞，所述第二接触插塞用于提供第二外接电压；与所述第二外延源漏掺杂区电连接的第三接触插塞，且所述第三接触插塞与第二接触插塞分别位于所述第一接触插塞相对的两侧。当向所述测试结构提供第一外接电压以及第二外接电压时，所述测试结构内会形成电路回路，且所述电路回路的电流值为可测量获得的；且由于所述阱区的掺杂类型与第二外延源漏掺杂区的掺杂类型相同，使得通过第三接触插塞测量获得的电势即为第一外延源漏掺杂区的底部电势，从而可以获取所述金属接触层与所述第一外延源漏掺杂区之间的接触电阻。同时，由于本发明提供的测试结构中具有第一外延源漏掺杂区以及第二外延源漏掺杂区，使得所述测试结构更为接近具有嵌入式应力技术的实际器件，相应的，测试获取的接触电阻也将更为准确和可靠。

附图说明

图1及图2为本发明实施例提供的测试结构的结构示意图；

图3至图10为本发明实施例提供的测试结构形成过程的结构示意图。

具体实施方式

根据背景技术可知，现有技术中测试获得接触电阻的准确率有待提高。

经分析，现有技术中，通常采用四端开尔文测试结构(four terminal Kevin test structure)，测试器件的接触电阻。然而，随着器件工艺的不断发展，嵌入式应力技术的引用，使得器件中的源漏掺杂区为外延源漏掺杂区；且金属接触层既可以位于外延源漏掺杂区部分表面还可以位于整个表面。因此，采用四端开尔文测试结构获取的接触电阻与实际器件的接触电阻之间的差异性较大，使得测试获得的接触电阻准确率低。

为此，本发明提供一种测试结构，所述测试结构更接近实际器件，从而提高了测试获取的接触电阻准确率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1及图2为本发明实施例提供的测试结构的结构示意图，其中，图1为俯视结构示意图，图2为图1中沿AA1方向的剖面结构示意图。

参考图1及图2，所述测试结构包括：

基底，位于所述基底内的阱区102，所述阱区102上具有栅极结构201，所述栅极结构201两侧的阱区102内分别形成有第一外延源漏掺杂区108以及第二外延源漏掺杂区107，所述第一外延源漏掺杂区108与所述第二外延源漏掺杂区107分别位于所述栅极结构201相对两侧，且所述阱区102、第一外延源漏掺杂区108以及第二外延源漏掺杂区107的掺杂类型相同；

位于所述栅结构201露出的阱区102、第一外延源漏掺杂区108以及第二外延源漏掺杂区107上的介质层121；

贯穿所述介质层121且与所述第一外延源漏掺杂区108电连接的第一接触插塞，所述第一接触插塞包括位于所述第一外延源漏掺杂区108上的金属接触层118以及位于所述金属接触层118上的导电插塞128；

贯穿所述介质层121且与所述阱区102电连接的第二接触插塞112；

贯穿所述介质层121且与所述第二外延源漏掺杂区107电连接的第三接触插塞109，且所述第三接触插塞109与所述第二接触插塞112分别位于所述第一接触插塞相对的两侧。

以下将结合附图对本发明实施例提供的测试结构进行详细说明。为了便于图示和说明，图1中未示出介质层121。

本实施例中，所述基底包括衬底101以及位于所述衬底101上的若干分立的鳍部10，其中，所述阱区102位于所述鳍部10内，且所述栅极结构201横跨所述鳍部10且覆盖鳍部10的部分顶部和侧壁。

所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或者镓化铟；所述衬底101还可以为绝缘体上的硅衬底。所述鳍部10的材料为硅、锗、锗化硅、碳化硅、砷化镓或者镓化铟。

本实施例中，所述衬底101的材料为硅，所述鳍部10的材料为硅。

需要说明的是，在其他实施例中，所述基底还可以为平面衬底。

所述栅极结构201包括栅介质层103以及位于所述栅介质层103上的栅电极层105。其中，所述栅介质层103的材料为氧化硅或者高k栅介质材料，所述栅电极层105的材料为铜、铝或者钨。

所述栅介质层103与所述栅电极层105之间还可以具有功函数层104。所述测试结构用于测试NMOS器件的接触电阻时，所述功函数层104的材料为N型功函数材料，例如为TiAl或者TiAlN；所述测试结构用于测试PMOS器件的接触电阻时，所述功函数层104的材料为P型功函数材料，例如为TiN或者TaN。

本实施例中，所述测试结构还包括：位于所述栅极结构201侧壁上的侧墙100，所述侧墙100的材料为氧化硅、氮化硅或者氮氧化硅中的一种或多种。

所述第一外延源漏掺杂区108以及第二外延源漏掺杂区107的材料相同。

本实施例中，所述测试结构用于测试NMOS器件的接触电阻，相应的，所述第一外延源漏掺杂区108以及第二外延源漏掺杂区107的掺杂类型为N型掺杂，所述第一外延源漏掺杂区108以及第二外延源漏掺杂区107的材料为N型掺杂的Si或者SiC；所述阱区102的掺杂类型为N型掺杂；所述N型掺杂的掺杂离子为P、As或者Sb。

在其他实施例中，所述测试结构用于测试PMOS器件的接触电阻时，相应的，所述第一外延源漏掺杂区以及第二外延源漏掺杂区的掺杂类型为P型掺杂，所述第一外延源漏掺杂区以及第二外延源漏掺杂区的材料为P型掺杂的Si或者SiGe；所述阱区的掺杂类型为P型掺杂；所述P型掺杂的掺杂离子为B、Ga或者In。

本实施例中，所述第一外延源漏掺杂区108顶部高于所述基底表面，所述第二外延源漏掺杂区107顶部高于所述基底表面，也就是说，所述第一外延源漏掺杂区108顶部以及第二外延源漏掺杂区107顶部高于所述鳍部10顶部。在其他实施例中，所述第一外延源漏掺杂区顶部还可以与基底表面齐平，所述第二外延源漏掺杂区顶部还可以与基底表面齐平。

此外，所述第一外延源漏掺杂区108的剖面形状可以为方形、U形或者sigma形；所述第二外延源漏掺杂区107的剖面形状可以为方形、U形或者sigma形。

所述测试结构还包括：位于所述阱区102上的伪栅结构202，且所述第一外延源漏掺杂区108位于所述伪栅结构202与所述栅极结构201之间。所述伪栅结构202可以起到限制所述第一外延源漏掺杂区108的位置以及形貌的作用。

所述伪栅结构202的材料与所述栅极结构201的材料相同。相应的，本实施例中，所述伪栅结构202包括：伪栅介质层113以及位于所述伪栅介质层113上的伪栅电极层115，所述伪栅介质层113与所述伪栅电极层115之间还可以具有伪栅功函数层114。

所述伪栅结构202侧壁上还具有侧墙100。

本实施例中，所述介质层121的材料为氧化硅。在其他实施例中，所述介质层的材料为还可以为氮化硅或者氮氧化硅。

所述第一接触插塞用于提供第一外接电压V1。所述第一接触插塞包括位于所述外延源漏掺杂区108上的金属接触层118以及位于所述金属接触层118上的导电插塞128。

所述金属接触层118用于降低所述外延源漏掺杂区108与所述导电插塞128之间的接触电阻。本实施例中，所述金属接触层118位于部分所述外延源漏掺杂区108上。在其他实施例中，所述金属接触层还可以位于所述外延源漏掺杂区整个表面上。

所述金属接触层118的材料为硅化镍或者硅化钛。所述导电插塞128的材料为铜、铝或者钨。

所述第二接触插塞112用于提供第二外接电压Com，在所述第二外接电压Com以及第一外接电压V1的作用下，所述第一接触插塞、第一外延源漏掺杂区108、阱区102以及第二接触插塞112之间形成电路回路。

为了提高所述测试结构的测试结果准确性，所述第二接触插塞112仅包括第二导电插塞，所述第二导电插塞的材料为铜、铝或者钨。在其他实施例中，所述第二接触插塞还可以包括第二金属接触层以及位于所述第二金属接触层上的第二导电插塞。

本实施例中，为了使测试结构更接近于实际器件，进一步的提高测试结果准确性，所述测试结构还包括：位于所述第二接触插塞112下方的阱区102内的伪外延源漏掺杂区111，其中，所述伪外延源漏掺杂区111与所述第二接触插塞112电连接，且所述伪外延源漏掺杂区111的掺杂类型与所述阱区102的掺杂类型相同。

本实施例中，所述第二接触插塞112的数量为两个。在其他实施例中，所述第二接触插塞的数量还可以为一个。

本实施例中，所述伪外延源漏掺杂区111顶部高于所述基底表面。在其他实施例中，所述伪外延源漏掺杂区顶部还可以与基底表面齐平。

所述第三接触插塞109用于测试所述第一外延源漏掺杂区108的底部电势V2。同样的，为了提高所述测试结构的测试结果准确性，所述第三接触插塞109仅包括第三导电插塞，所述第三导电插塞的材料为铜、铝或者钨。在其他实施例中，所述第三接触插塞还可以为位于所述第二外延源漏掺杂区上的第三金属接触层以及位于所述第三金属接触层上的第三导电插塞。

当通过所述第一接触插塞提供第一外接电压V1，通过所述第二接触插塞112提供第二外接电压Com后，所述第一接触插塞、第一外延源漏掺杂区108、阱区102以及第二接触插塞112之间构成电路回路，所述电路回路具有电流值I，且所述电流值I为可测量获得的。

所述第三接触插塞109未处于所述电路回路中，且由于所述阱区102的掺杂类型与所述第一外延源漏掺杂区108、第二外延源漏掺杂区107的掺杂类型相同，因此，通过所述第三接触插塞109测量获取到的电势V2可以作为所述第一外延源漏掺杂区108的底部电势V2。

所述第一外延源漏掺杂区108与所述第一接触插塞之间的端电压，为所述第一外接电压V1与底部电势V2之间的差值V1-V2；且所述第一外延源漏掺杂区108与所述第一接触插塞之间的电流值I为可测量获得的；同时，所述导电插塞128的电阻值R1、金属接触层118的电阻值R2、以及所述第一外延源漏掺杂区108的电阻值R3为可获得的。依据上述各参数，即可获取所述金属接触层118与所述第一外延源漏掺杂区108之间的接触电阻R_C。

本实施例中，所述测试结构还可以包括：位于所述第一接触插塞上且与所述第一接触插塞电连接的第一测试垫11；位于所述第二接触插塞121上且与所述第二接触插塞121电连接的第二测试垫12；位于所述第三接触插塞109上且与所述第三接触插塞109电连接的第三测试垫13。通过所述第一测试垫11向所述第一接触插塞提供第一外接电压V1，通过所述第二测试垫12向所述第二接触插塞112提供第二外接电压Com，通过所述第三测试垫13获取所述第三接触插塞109处的电势V2。

由于本实施例提供的测试结构中，所述阱区内具有第一外延源漏掺杂区以及第二外延源漏掺杂区，且所述金属接触插塞既可以位于所述第一外延源漏掺杂区部分表面，还可以位于所述第一外延源漏掺杂区整个表面，使得所述测试结构更接近实际器件结构，从而提高了测试获得的金属接触层与所述第一外延源漏掺杂区之间的接触电阻的准确率。

本发明还提供一种上述测试结构的形成方法，包括：提供基底，且所述基底内具有阱区，所述阱区上形成有栅极结构，所述栅极结构两侧的阱区内分别形成有第一外延源漏掺杂区以及第二外延源漏掺杂区，所述第一外延源漏掺杂区与第二外延源漏掺杂区分别位于所述栅极结构相对两侧，且所述阱区、第一外延源漏掺杂区以及第二外延源漏掺杂区的掺杂类型相同；在所述栅极结构露出的阱区、第一外延源漏掺杂区以及第二外延源漏掺杂区上形成介质层；形成贯穿所述介质层且与所述第一外延源漏掺杂区电连接的第一接触插塞，所述第一接触插塞包括位于所述第一外延源漏掺杂区上的金属接触层以及位于所述金属接触层上的导电插塞；形成贯穿所述介质层且与所述阱区电连接的第二接触插塞；形成贯穿所述介质层且与所述第二外延源漏掺杂区电连接的第三接触插塞，且所述第三接触插塞与第二接触插塞分别位于所述第一接触插塞相对的两侧。

图3至图10为本发明实施例提供的测试结构形成方法各步骤的结构示意图。

以下将结合附图对本实施例提供的测试结构的形成方法进行详细说明。

参考图3至图10，提供基底，所述基底内具有阱区102，所述阱区102上形成有栅极结构201，所述栅极结构201两侧的阱区102内分别形成有第一外延源漏掺杂区108以及第二外延源漏掺杂区107，所述第一外延源漏掺杂区108以及第二外延源漏掺杂区107分别位于所述栅极结构201相对两侧，且所述阱区102、第一外延源漏掺杂区108以及第二外延源漏掺杂区107的掺杂类型相同。

需要说明的是，形成所述测试结构中的栅极结构的工艺方法可以为先栅工艺(gate first)，也可以为后栅工艺(gate last)。本发明实施例将以采用后栅工艺形成所述测试结构的方法进行详细说明。

参考图3及图4，图3为俯视结构示意图，图4为图3中沿AA1方向的剖面结构示意图，提供基底，且所述基底内具有阱区102。

本实施例中，以所述测试结构测试FinFET器件的接触电阻为例，所述基底包括衬底101以及位于所述衬底101上的若干分立的鳍部10。

其中，所述阱区102位于所述鳍部10内。

参考图5，在所述阱区102上形成第一伪栅301，所述第一伪栅301为后续形成栅极结构占据空间位置。

本实施例中，在形成所述第一伪栅301的同时，还在所述阱区102上形成第二伪栅302，所述第二伪栅为后续形成伪栅结构占据空间位置。

所述第一伪栅301的材料为多晶硅，所述第二伪栅301的材料为多晶硅。

在形成所述第一伪栅301和第二伪栅302之后，还在所述第一伪栅301侧壁以及第二伪栅302侧壁形成侧墙100。

需要说明的是，在其他实施例中，当采用先栅工艺形成所述测试结构时，无需形成所述第一伪栅以及第二伪栅，直接在所述阱区上形成所述栅极结构以及伪栅结构。

参考图6，在所述第一伪栅301两侧的阱区102内分别形成第一外延源漏掺杂区108以及第二外延源漏掺杂区107，所述第一外延源漏掺杂区108以及第二外延源漏掺杂区107分别位于所述第一伪栅301相对两侧，且所述第一外延源漏掺杂区108、第二外延源漏掺杂区107以及阱区102的掺杂类型相同。

由于所述第一伪栅301定义待形成的栅极结构的位置和尺寸，因此，也可以理解为，在所述栅极结构两侧的阱区102内分别形成所述第一外延源漏掺杂区108以及第二外延源漏掺杂区107。

具体地，形成所述第一外延源漏掺杂区108以及第二外延源漏掺杂区107的工艺步骤包括：刻蚀所述第一伪栅301两侧的部分厚度的阱区102，形成凹槽；采用选择性外延工艺，在所述第一伪栅301一侧的凹槽内填充满第一外延源漏掺杂层，在所述第一伪栅301另一侧的凹槽内填充满第二外延源漏掺杂层；其中，在进行所述选择性外延工艺过程中或者之后，对所述第一外延源漏掺杂层进行掺杂处理形成第一外延源漏掺杂区108，对所述第二外延源漏掺杂层进行掺杂处理形成第二外延源漏掺杂区107。

需要说明的是，本实施例中，形成所述第一外延源漏掺杂区108位于所述第一伪栅301与第二伪栅302之间，相应的所述第一外延源漏掺杂层位于所述第一伪栅301与第二伪栅302之间。所述第一伪栅301与第二伪栅302起到限制所述第一源漏掺杂层生长的作用，防止所述第一外延源漏掺杂层顶部高度过高。

还需要说明的是，本实施例中，在形成所述第一外延源漏掺杂区108以及第二外延源漏掺杂区107的工艺步骤中，还可以在所述阱区102内形成伪外延源漏掺杂区111，所述伪外延源漏掺杂211的掺杂类型与所述第一外延源漏掺杂区108的掺杂类型相同。

并且，所述伪外延源漏掺杂区111与所述第一外延源漏掺杂区108位于所述第一伪栅301的同一侧，且所述伪外延源漏掺杂区111与所述第二外延源漏掺杂区107位于所述第一伪栅301相对两侧。

参考图7，在所述第一伪栅301露出的阱区102、第一外延源漏掺杂区108以及第二外延源漏掺杂区107上形成介质层121，且所述介质层121露出所述第一伪栅301顶部。

本实施例中，所述介质层121顶部与所述第一伪栅301顶部齐平；且所述介质层121还露出所述第二伪栅302顶部，所述介质层121顶部与所述第二伪栅302顶部齐平。

需要说明的是，在其他实施例中，还可以在形成所述介质层之前，在所述第一外延源漏掺杂区上形成金属接触层，且所述金属接触层可以位于所述第一外延源漏掺杂区部分表面或者整个表面。

参考图8，在形成所述介质层121之后，去除所述第一伪栅301(参考图7)，在所述介质层121内形成开口311。

本实施例中，在去除所述第一伪栅301的工艺步骤中，还去除所述第二伪栅302(参考图7)，在所述介质层121内形成伪栅开口312。

参考图9，形成填充满所述开口311(参考图8)的栅极结构201。

在形成所述栅极结构201的工艺步骤中，还形成填充满所述伪栅开口312(参考图8)的伪栅结构202。

所述栅极结构201包括栅介质层103、位于所述栅介质层103上的功函数层104、以及位于所述功函数层104上的栅电极层105。所述伪栅结构202包括伪栅介质层113、位于所述伪栅介质层113上的伪功函数层114、以及位于所述伪功函数层114上的伪栅电极层115。

本实施例中，形成所述栅极结构201以及伪栅结构202的工艺步骤包括：在所述开口311底部和侧壁、伪栅开口312底部和侧壁以及介质层121上形成栅介质膜；在所述栅介质膜上形成功函数膜；在所述功函数膜上形成填充满所述开口311以及伪栅开口312的栅电极膜；研磨去除高于所述介质层121顶部的栅电极膜、功函数膜以及栅介质膜，形成所述栅极结构201以及伪栅结构202。

参考图10，形成贯穿所述介质层121且与所述第一外延源漏掺杂区108电连接的第一接触插塞，所述第一接触插塞包括位于所述第一外延源漏掺杂区108上的金属接触层118以及位于所述金属接触层118上的导电插塞128；形成贯穿所述介质层121且与所述阱区102电连接的第二接触插塞112；形成贯穿所述介质层121且与所述第二外延源漏掺杂区107电连接的第三接触插塞109，且所述第三接触插塞109与所述第二接触插塞112分别位于所述第一接触插塞相对的两侧。

本实施例中，形成所述第一接触插塞、第二接触插塞112以及第三接触插塞109的工艺步骤包括：刻蚀所述介质层121，形成贯穿所述介质层121且露出第一外延源漏掺杂区108的第一通孔，形成贯穿所述介质层121且露出所述伪源漏掺杂区111的第二通孔，形成贯穿所述介质层121且露出所述第二外延源漏掺杂区107的第三通孔；在所述第一通孔露出的第一外延源漏掺杂区108上形成金属接触层；在所述金属接触层上形成填充满所述第一通孔的导电插塞，同时形成填充满所述第二通孔的第二导电插塞，形成填充满所述第三通孔的第三导电插塞。

其中，所述第二接触插塞112仅包括第二导电插塞，所述第三接触插塞109仅包括第三导电插塞。

需要说明的是，在其他实施例中，在所述第一通孔内形成所述金属接触层的同时，还可以在所述第二通孔露出的伪外延源漏掺杂区上形成第二金属接触层，在所述第三通孔露出的第二外延源漏掺杂区上形成第三金属接触层。

还需要说明的是，本实施例中，所述第一通孔露出部分第一外延源漏掺杂区108表面，相应的，形成的金属接触层位于所述第一外延源掺杂108部分表面。在其他实施例中，所述第一通孔还可以露出第一外延源漏掺杂区整个表面，相应的，形成的金属接触层位于所述第一外延源漏掺杂区的整个表面。

本实施例中，形成所述测试结构的方法还可以包括：在所述第一接触插塞上形成与所述第一接触插塞电连接的第一测试垫；在所述第二接触插塞上形成与所述第二接触插塞电连接的第二测试垫；在所述第三接触插塞上形成与所述第三接触插塞电连接的第三测试垫。

本发明还提供一种测试方法，包括：提供前述的测试结构；向所述第一接触插塞提供第一外接电压，向所述第二接触插塞提供第二外接电压，使所述第一接触插塞、第一外延源漏掺杂区、第二接触插塞、以及阱区内构成电路回路；测量获取所述电路回路中的电流值；通过所述第三接触插塞，测量所述第一外延源漏掺杂区的底部电势；依据所述第一外接电压、底部电势以及电流值，获取所述金属接触层与所述第一外延源漏掺杂区之间的接触电阻。

本发明提供的测试方法，由于所述测试结构更为接近实际器件结构，使得测试获得的接触电阻准确率和可靠性更高。

以下将结合附图对本发明实施例提供的测试方法进行详细说明。

结合参考图2，向所述第一接触插塞提供第一外接电压V1，向所述第二接触插塞211提供第二外接电压Com，使所述第一接触插塞、第一外延源漏掺杂区108、第二接触插塞211以及阱区102之间构成电路回路。

本实施例中，所述第一外接电压V1值大于所述第二外接电压Com值。在其他实施例中，所述第一外接电压V1值还可以小于所述第二外接电压Com值。

测量获取所述电路回路中的电流值I。

所述电路回路中的电流值I即为流经所述第一接触插塞以及第一外延源漏掺杂区108的电流值。

通过所述第三接触插塞109，测量所述第一外延源漏掺杂区108的底部电势V2。

所述第三接触插塞108以及第二外延源漏掺杂区107未处于所述电路回路中，并且所述阱区102的掺杂类型与所述第二外延源漏掺杂区107的掺杂类型相同。因此，测量所述第三接触插塞109处的电势V2，即可以作为所述第一外延源漏掺杂区107的底部电势V2。

依据所述第一外接电压V1、底部电势V2以及电流值I，获取所述金属接触层118与所述第一外延源漏掺杂区108之间的接触电阻R_C。

获取所述接触电阻R_C的方法包括：获取总电阻值R，所述总电阻值R为所述第一外接电压V1与所述底部电势V2的差值除以电流值I；获取所述导电插塞128的电阻值、金属接触层118的电阻值以及所述第一外延源漏掺杂区108的电阻值；所述总电阻值R与所述导电插塞128的电阻值、金属接触层118的电阻值以及第一外延源漏掺杂区108的电阻值之间的差值，即为所述接触电阻R_C。

具体地，所述第一接触插塞中导电插塞128具有电阻值R1，所述金属接触层118具有电阻值R2，所述第一外延源漏掺杂区108具有电阻值R3，且所述R1、R2以及R3为可获得；且R1+R2+R3+Rc＝R＝(V1-V2)/I。

具体地，通过所述导电插塞128的材料以及所述导电插塞128的体积，可以获知所述导电插塞128的电阻值R1；通过所述金属接触层118的材料以及体积，可以获知所述金属接触层118的电阻值R2；通过所述第一外延源漏掺杂区108的材料以及体积，可以获知所述第一外延源漏掺杂区108的电阻值R3。

因此，依据上述各参数，可获取所述金属接触层118与所述第一外延源漏掺杂区108之间的接触电阻R_C，从而获得实际器件的接触电阻值。

由于本实施例中提供的测试结构中具有外延源漏掺杂区，且所述金属接触层既可以位于外延源漏掺杂区部分表面还可以位于整个表面，使得测试结构更接近实际器件，相应的测试获得的接触电阻值更准确、可靠性更高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。