半导体器件及其制造方法与流程

本发明涉及半导体器件，更详细地说，涉及在硅衬底的单面上具有镍膜的半导体器件。

另外，本发明涉及制造这样的半导体器件的制造方法。

背景技术：

在硅衬底中掺杂杂质而形成的半导体器件、例如功率mosfet等纵型结构的半导体器件中，不仅在硅衬底的正面形成有电极，而且在硅衬底的背面也形成有电极。另外，在横型结构的半导体器件中也是，作为散热对策，采用了将硅衬底(硅晶片)的背面金属化，在芯片化后，通过高热传导的烧结型的金属膏剂进行芯片焊接的方法。作为将硅衬底的背面金属化的方法，代替装置价格和运转成本高的溅射法，对镀膜形成技术进行了研究。

作为镀膜形成技术，例如，如专利文献1(日本特开平6-151905号公报)公开的那样，将硅衬底的正面和背面用绝缘膜覆盖，将接合部分的绝缘膜除去以使硅层露出，使硅层成为粗糙面，在硅层的粗糙面上通过无电解形成镍镀层的方法已广为人知。

另外，专利文献1中还提出了如下方法：在使硅层成为粗糙面之后，在硅层的粗糙面上形成50～300nm左右的极薄的镍镀层，在600～850℃的比较高的温度进行加热，花费充分长的时间使镍扩散而形成镍硅化物层(低电阻层)，在该镍硅化物层上形成厚膜的镍镀层。

现有技术文献

专利文献

专利文献1：日本特开平6-151905号公报

技术实现要素：

发明要解决的技术问题

但是，在专利文献1中的前者的方法中，存在如下问题：镍与硅的密合性(附着强度)不充分，在镀镍过程中、或者镍镀层形成后的剥离试验中容易发生镍覆膜的剥离。

另外，专利文献1中的后者的方法中，存在如下问题：如上所述在600～850℃的比较高的温度进行加热，因此，例如当在硅衬底的表面已经形成有al配线(熔点660℃)时，al配线会变质(或熔融)。

因此，本发明的技术问题在于提供一种在硅衬底的单面具有镍膜的半导体器件，该半导体器件的上述镍膜相对于上述硅衬底的密合性高。

另外，本发明的技术问题在于提供一种制造在硅衬底的单面具有镍膜的半导体器件的制造方法，该半导体器件的制造方法能够提高上述镍膜相对于上述硅衬底的密合性、并且能够维持在上述硅衬底形成的元件的品质。

用于解决技术问题的手段

为了解决上述技术问题，本发明的半导体器件的特征在于，包括：

做进到硅衬底的单面中的、含有v族元素作为杂质的杂质区域；和

在上述硅衬底的上述单面上，以覆盖上述杂质区域的方式设置的镍膜，

上述杂质区域的v族元素与上述镍膜的镍元素化学键合。

在此，“化学键合”主要指离子键合，但也可以包含共价键合。

另外，硅衬底的“单面”例如指“背面”。v族元素例如可以为va族元素，例如可以为p(磷)、as(砷)等。

本发明的半导体器件包括：做进到硅衬底的单面中的、含有v族元素作为杂质的杂质区域；和在上述硅衬底的上述单面上，以覆盖上述杂质区域的方式设置的镍膜。而且，上述杂质区域的v族元素与上述镍膜的镍元素化学键合。因此，与仅在硅衬底的单面上形成镍覆膜的情况相比，本半导体器件中，上述镍膜相对于上述硅衬底的密合性高。

一个实施方式的半导体器件的特征在于，在上述杂质区域的最外表面，杂质浓度为1.0×10²⁰atoms/cm³以上。

在该一个实施方式的半导体器件中，在上述杂质区域的最外表面，杂质浓度为1.0×10²⁰atoms/cm³以上，因此，上述杂质区域的v族元素与上述镍膜的镍元素之间的每单位面积的键合力变大。因此，上述镍膜相对于上述硅衬底的密合性提高。

一个实施方式的半导体器件的特征在于，上述镍膜的厚度在200nm～1000nm的范围内。

在该一个实施方式的半导体器件中，上述镍膜的厚度为200nm以上，因此，上述镍膜作为电极发挥作用，而且用于散热有效地发挥作用。另外，上述镍膜的厚度为1000nm以下，因此，即使上述镍膜通过例如镀层法形成时，也不会发生由上述镍膜自身的应力导致的剥离(从上述硅衬底剥离)。

在另一方面，本发明的半导体器件的制造方法为制造在硅衬底的单面具有镍膜的半导体器件的制造方法，上述半导体器件的制造方法的特征在于：

在上述硅衬底的上述单面做进包含v族元素作为杂质的杂质区域之后，

在上述硅衬底的上述单面上，通过无电解镀镍法以覆盖上述杂质区域的方式形成上述镍膜，由此，使上述杂质区域的v族元素与上述镍膜的镍元素化学键合。

在此，“无电解镀镍法”是指使用通过镀液中包含的还原剂的氧化而释放的电子，使金属镍覆膜在浸渍于上述镀液中的对象物(被镀物)上析出的方法。

根据本发明的半导体器件的制造方法，能够制造上述发明的半导体器件。在制造出的半导体器件中，上述镍膜相对于上述硅衬底的密合性高。另外，本发明的半导体器件的制造方法，在做进上述杂质区域之后，通过无电解镀镍法形成上述镍膜。因此，如果在做进上述杂质区域之后，形成上述镍膜之前，完成上述硅衬底的另一面(与上述单面相反的一侧的面)的元件的形成，则与以往例(专利文献1)不同，能够避免上述元件受到高温的加热。因此，能够维持在上述硅衬底上形成的元件的品质。

此外，“元件”包含由例如al那样的熔点比较低的金属构成的电极或配线。

一个实施方式的半导体器件的制造方法的特征在于，在形成上述镍膜之后，在200℃～400℃的范围内的温度进行退火处理。

在该一个实施方式的半导体器件的制造方法中，在形成上述镍膜之后，在200℃～400℃的范围内的温度进行退火处理。因此，在上述杂质区域的v族元素与上述镍膜的镍元素之间相互进行扩散，并且上述杂质区域的v族元素与上述镍膜的镍元素之间的每单位面积的键合力变大。其结果，能够进一步提高上述镍膜相对于上述硅衬底的密合性。

发明效果

根据以上可知，在本发明的半导体器件中，镍膜相对于硅衬底的密合性高。

另外，根据本发明的半导体器件的制造方法，能够提高上述镍膜相对于上述硅衬底的密合性，并且能够维持在上述硅衬底上形成的电路的品质。

附图说明

图1(a)～图1(f)是表示本发明的一个实施方式的半导体器件的制造方法的流程的图。

图2(a)～图2(f)是表示本发明的另一个实施方式的半导体器件的制造方法的流程的图。

具体实施方式

以下，参照附图对本发明的实施方式进行详细说明。

(第1实施方式)

图1(f)表示本发明的一个实施方式的半导体器件(用符号1表示)的截面结构。

该半导体器件1包括：作为硅衬底的p型的硅晶片10；做进到作为该硅晶片10的单面的背面10b中的、含有作为v族元素的p(磷)作为杂质的n型杂质区域12；和在硅晶片10的背面10b上，以覆盖该n型杂质区域12的方式设置的镍膜14。在n型杂质区域12的最外表面(即，背面10b)，p(磷)的浓度被设定为1.0×10²⁰atoms/cm³以上(在本例中大致为1.0×10²⁰atoms/cm³)。镍膜14的厚度被设定在200nm～1000nm的范围内。n型杂质区域12的p(磷)元素与镍膜14的ni(镍)元素化学键合。在作为硅晶片10的另一面的正面10a上，在本例中形成有包含al配线13、13、……作为元件的电路。

在该半导体器件1中，n型杂质区域12的p(磷)元素与镍膜14的ni元素化学键合，因此，与仅在硅晶片10的单面形成有镍覆膜的情况相比，镍膜14相对于硅晶片10的密合性高。另外，在该半导体器件1中，在n型杂质区域12的最外表面，p(磷)的浓度为1.0×10²⁰atoms/cm³以上。因此，n型杂质区域12的p(磷)元素与镍膜14的ni元素之间的每单位面积的键合力变大。因此，镍膜14相对于硅晶片10的密合性进一步提高。另外，镍膜14的厚度为200nm以上，因此，镍膜14作为电极发挥作用，而且用于散热有效地发挥作用。另外，镍膜14的厚度为1000nm以下，因此，不会发生由镍膜14自身的应力导致的剥离(从硅晶片10剥离)。

(第2实施方式)

图1(a)～图1(f)表示制造上述的半导体器件1的制造方法的流程。

如图1(a)所示，准备作为硅衬底的p型的硅晶片10，如图1(b)所示，进行例如cvd(化学气相沉积法)，在硅晶片10的正面10a的整个区域形成硅氧化膜11(掩模形成工序)。该硅氧化膜11当在下个工序中在硅晶片10的背面10b扩散n型杂质时，作为防止n型杂质扩散到正面10a的掩模发挥作用。另外，硅氧化膜11也可以不通过cvd形成而通过例如sog(旋涂玻璃)形成。另外，也可以代替硅氧化膜11而形成硅氮化膜等，或者除了硅氧化膜11以外还形成硅氮化膜等。

接着，如图1(c)所示，在扩散炉中例如在供给作为杂质源的pocl3(三氯氧化磷)的同时，在硅晶片10的背面10b的整个区域扩散作为v族元素的p(磷)作为n型杂质(扩散工序)。由此，以做进到硅晶片10的背面10b中的状态，形成n型杂质区域12。此时，通过调整该扩散工序的条件(扩散的温度、时间等)，设定成使得在n型杂质区域12的最外表面(即，背面10b)，p的浓度成为1.0×10²⁰atoms/cm³以上(在本例中大致为1.0×10²⁰atoms/cm³)。此外，也可以在该扩散工序之前，对硅氧化膜11进行图案加工，与在硅晶片10的背面10b扩散n型杂质同时，在硅晶片10的正面10a的一部分区域扩散n型杂质。当该扩散工序结束时，通过湿式蚀刻等将不需要的硅氧化膜11(或硅氮化膜等)除去。

然后，如图1(d)所示，在硅晶片10的正面10a上形成在本例中包含al配线13、13、……作为元件的电路(电路形成工序)。由此，硅晶片10的正面10a侧的加工完成。

接着，如图1(e)所示，在硅晶片10的背面10b的整个区域，通过无电解镀镍法以覆盖n型杂质区域12的方式形成镍膜14(背面金属化工序)。由此，使n型杂质区域12的p(磷)元素与镍膜14的ni(镍)元素化学键合。

在该背面金属化工序中，大致依次进行硅表面(背面10b)的清洗、pd(钯)等催化剂的赋予、镀镍处理。

在此，硅表面的清洗例如包括将硅晶片10浸渍在含有氢氟酸的蚀刻液(将硅表面的自然氧化膜、有机物等杂质除去)中。另外，包括进行紫外线(uv)照射、氧等离子体处理、和/或臭氧处理。另外，为了增大硅表面的粗糙度，包括进行混酸(含有氢氟酸、硝酸、硫酸等)处理、碱蚀刻处理、和/或干式蚀刻处理。

此外，在进行硅表面(背面10b)的清洗的情况下，有可能由于清洗所使用的药液而对在硅晶片10的正面10a侧形成的电路(包括al配线13、13、……)造成损伤。因此，为了防止该损伤，优选在清洗前通过保护膜或抗蚀剂涂敷将硅晶片10的正面10a侧覆盖。

pd(钯)等催化剂的赋予，通过将硅晶片10浸渍在溶解有pd的催化剂溶液中进行。溶解在催化剂溶液中的pd离子，作为金属pd被吸附在硅表面(背面10b)。

镀镍处理通过将硅晶片10浸渍在例如含有次磷酸作为还原剂的一般的无电解镍镀液中进行。硅表面(背面10b)的金属pd作为催化剂发挥作用，在pd的存在下，金属ni在硅表面(背面10b)析出。由此，n型杂质区域12的p元素与镍膜14的ni元素成为化学键合(主要为离子键合)的状态。因此，与仅在硅晶片10的背面10b形成有镍覆膜的情况相比，能够提高镍膜14相对于硅晶片10的密合性(附着强度)。

在此，优选通过调整镀层处理的条件(浸渍时间等)，使形成的镍膜14的厚度在200nm～1000nm的范围内。当镍膜14的厚度为200nm以上时，镍膜14作为电极发挥作用，而且用于散热有效地发挥作用。另外，当镍膜14的厚度为1000nm以下时，不会发生由镍膜14自身的应力导致的剥离(从硅晶片10剥离)。

然后，如图1(f)所示，在200℃～400℃的范围内的温度、在本例中为300℃进行30分钟的退火处理。由此，如后所述，能够进一步提高镍膜14相对于硅晶片10的密合性。

这样，在该制造方法中，在硅晶片10的背面10b做进n型杂质区域12之后，完成正面10a侧的电路(包含al配线13、13、……)的形成，然后，通过无电解镀镍法在背面10b形成镍膜14。该镀镍之后，作为加热处理只进行比较低温的退火处理(图1(f))。因此，与以往例(专利文献1)不同，能够避免上述al配线13、13、……受到高温的加热。因此，能够维持在硅晶片10的正面10a侧形成的元件(在本例中为al配线13、13、……)的品质。另外，无电解镀镍法能够以比较低的成本实施。

另外，在该制造方法中，在形成镍膜14之后，在200℃～400℃的范围内的温度进行退火处理。因此，在n型杂质区域12的p(磷)元素与镍膜14的ni元素之间相互进行扩散，并且n型杂质区域12的p元素与镍膜14的ni元素之间的每单位面积的键合力变大。其结果，能够进一步提高镍膜14相对于硅晶片10的密合性。

另外，在制造出的半导体器件1中，通过上述的扩散工序中的条件设定，在n型杂质区域12的最外表面，p(磷)的浓度成为1.0×10²⁰atoms/cm³以上。因此，n型杂质区域12的p(磷)元素与镍膜14的ni元素之间的每单位面积的键合力变大。因此，能够进一步提高镍膜14相对于硅晶片10的密合性。当然，该密合性在半导体器件1被芯片化之后也能够维持。

下面的表1表示以各种条件制造的在硅晶片的背面具有镍膜的半导体器件(将其称为“供试体”)的胶带剥离试验的结果。胶带剥离试验是指想要利用粘接胶带将镍膜剥离的试验。

作为供试体，如表1中所示，作为第1组，制作了没有硅晶片10中的n型杂质区域12(即，主体(p型)在硅晶片10的背面10b露出)，没有(省略了)图1(f)的退火处理的供试体。另外，作为第2组，制作了有硅晶片10中的n型杂质区域12，没有图1(f)的退火处理的供试体。另外，作为第3组，制作了有硅晶片10中的n型杂质区域12，有(进行了)图1(f)的退火处理的供试体。对该第1组～第3组，将镍膜14的厚度可变地设定为158nm、350nm、855nm、1050nm。表1中的n栏表示制作出的供试体的个数。此外，表1中的“-”表示放弃了供试体的制作。

根据表1可知，在第1组供试体中，即使镍膜14的厚度为158nm、350nm这样比较薄，也为“有剥离”。而在第2组供试体中，当镍膜14的厚度为158nm时，为“无剥离”。其理由可以认为是因为，由于在硅晶片10的背面10b有n型杂质区域12，n型杂质区域12的p元素与镍膜14的ni元素成为化学键合(主要为离子键合)的状态，镍膜14相对于硅晶片10的密合性(附着强度)变高。但是，即使是第2组供试体，当镍膜14的厚度变成350nm、855nm这样厚时，也变为“有剥离”。其理由可以认为是因为，当镍膜14的厚度变厚时，出现了由于镍膜14自身的应力而剥离的趋势。而在第3组供试体中，即使镍膜14的厚度厚至350nm、855nm、1050nm，也为“无剥离”。其理由可以认为是因为，通过图1(f)的退火处理，镍膜14相对于硅晶片10的密合性进一步提高。

这样，确认了，根据本发明，能够提高镍膜14相对于硅晶片10的密合性。

(表1)胶带剥离试验结果

(退火条件：300℃、30分钟)

(第3实施方式)

在上述的第2实施方式中，通过在扩散炉中使p(磷)扩散来形成硅晶片10的背面10b的n型杂质区域12，但是并不限定于此，也可以通过将作为v族元素的p(磷)或as(砷)进行离子注入来形成。图2(a)～图2(f)表示这样的半导体器件的制造方法的流程。

如图2(a)所示，准备作为硅衬底的p型的硅晶片20，如图2(b)所示，例如，在硅晶片20的正面20a的整个区域涂敷抗蚀剂21(抗蚀剂形成工序)。该抗蚀剂21用于在下一个工序中在硅晶片20的背面20b离子注入n型杂质时保护正面20a而发挥作用。

接着，如图2(c)所示，利用离子注入装置(未图示)，在硅晶片20的背面20b的整个区域，离子注入作为v族元素的p(磷)22d作为n型杂质(离子注入工序)。另外，为了使被注入的p离子活化，进行公知的退火处理。由此，以做进到硅晶片20的背面20b中的状态形成n型杂质区域22。此时，通过调整该离子注入工序的条件(剂量等)，设定成使得在n型杂质区域22的最外表面(即，背面20b)，p(磷)的浓度成为1.0×10²⁰atoms/cm³以上(在本例中大致为1.0×10²⁰atoms/cm³)。在该离子注入工序结束时，用剥离液等将不需要的抗蚀剂21除去。

然后，如图2(d)所示，在硅晶片20的正面20a上形成在本例中包含al配线23、23、……作为元件的电路(电路形成工序)。由此，硅晶片20的正面20a侧的加工完成。

接着，如图2(e)所示，与第2实施方式同样，在硅晶片20的背面20b的整个区域，通过无电解镀镍法以覆盖n型杂质区域22的方式形成镍膜24(背面金属化工序)。由此，使n型杂质区域22的p(磷)元素与镍膜24的ni元素化学键合。

由此，与仅在硅晶片20的背面20b形成镍覆膜的情况相比，能够提高镍膜24相对于硅晶片20的密合性(附着强度)。

在此，优选通过调整镀层处理的条件(浸渍时间等)使形成的镍膜24的厚度在200nm～1000nm的范围内。当镍膜24的厚度为200nm以上时，镍膜24作为电极发挥作用，而且用于散热有效地发挥作用。另外，当镍膜24的厚度为1000nm以下时，不会发生由镍膜24自身的应力导致的剥离(从硅晶片20剥离)。

然后，如图2(f)所示，与第2实施方式同样，在200℃～400℃的范围内的温度、在本例中为300℃进行30分钟的退火处理。其结果，能够进一步提高镍膜24相对于硅晶片20的密合性。

这样，在该制造方法中，在硅晶片20的背面20b做进n型杂质区域22之后，完成正面20a侧的电路(包含al配线23、23、……)的形成，然后，通过无电解镀镍法在背面20b形成镍膜24。该镀镍之后，作为加热处理只进行比较低温的退火处理(图2(f))。因此，与以往例(专利文献1)不同，能够避免上述al配线23、23、……受到高温的加热。因此，能够维持在硅晶片20的正面20a侧形成的元件(在本例中为al配线23、23、……)的品质。另外，无电解镀镍法能够以比较低的成本实施。

另外，在该制造方法中，在形成镍膜24之后，在200℃～400℃的范围内的温度进行退火处理。因此，在n型杂质区域22的p(磷)元素与镍膜24的ni元素之间相互进行扩散，并且n型杂质区域22的p元素与镍膜24的ni元素之间的每单位面积的键合力变大。其结果，能够进一步提高镍膜24相对于硅晶片20的密合性。

另外，在制造出的半导体器件2中，通过上述的离子注入工序中的条件设定，在n型杂质区域22的最外表面，p(磷)的浓度成为1.0×10²⁰atoms/cm³以上。因此，n型杂质区域22的p元素与镍膜24的ni元素之间的每单位面积的键合力变大。因此，能够进一步提高镍膜24相对于硅晶片20的密合性。当然，该密合性在半导体器件2被芯片化之后也能够维持。

另外，在上述的各实施方式中，作为硅衬底的硅晶片为p型，但是并不限定于此。作为硅衬底的硅晶片，也可以为n型(例如为比较高浓度的n^-型)。

另外，在上述的各实施方式中，形成n型杂质区域12、22的v族元素为p(磷)，但是并不限定于此。形成n型杂质区域12、22的v族元素，例如也可以为as(砷)。

另外，在第2、第3实施方式中，都是在镀镍之后进行退火处理(图1(f)、图2(f))，但是并不限定于此。镀镍之后的退火处理也可以省略。

以上的实施方式为例示，能够不脱离本发明的范围进行各种变形。上述的多个实施方式分别能够单独成立，但是也能够将实施方式彼此组合。另外，不同的实施方式中的各种特征也分别能够单独成立，但是也能够将不同的实施方式中的特征彼此组合。

符号说明

1、2半导体器件

10、20硅晶片

12、22n型杂质区域

13、23al配线

14、24镍膜