半导体元件及其制造方法与流程

本发明实施例是关于一种半导体元件及其制造的方法。

背景技术：

半导体产业至今发展至纳米技术制程，以追求更高元件密度、更佳的效能以及更低的开销，在这样的挑战的下，元件的制造及设计扩展至三维的发展，如鳍式场效晶体管(finfieldeffecttransistor；finfet)。鳍式场效晶体管包含加长的半导体鳍，往与基板面垂直的方向上延伸。场效晶体管的通道形成在此鳍内。在鳍的上方提供栅极(如：包覆栅极)。鳍式场效晶体管可以降低短通道效应(shortchanneleffect)。

技术实现要素：

本发明的一实施例的半导体元件包含基板、至少一主动区、至少一栅极结构、及至少一绝缘结构。至少部分主动区位于基板内。栅极结构位于主动区上。栅极结构具有至少一端侧壁及顶表面互相交会并形成顶部内角。顶部内角为锐角。绝缘结构与栅极结构的端侧壁相邻且位于基板上。

本发明的另一实施例的半导体元件包含基板、至少二主动区、至少二栅极结构、及一绝缘结构。至少部分主动区位于基板内。栅极结构分别位于主动区上。绝缘结构位于至少二栅极结构之间。绝缘结构具有顶表面。绝缘结构往其顶表面的方向逐渐变窄。

本发明的又一实施例的一种用于制早半导体元件的方法包含形成至少一主动区，至少部分主动区位于基板内。在基板及主动区上形成栅极层。栅极层经图案化以形成至少一栅极结构及相邻于栅极结构的沟槽。栅极结构具有顶表面及相邻于沟槽的端侧壁。端侧壁及顶表面交会以形成顶部内角，且顶部内角为锐角。

附图说明

阅读以下详细叙述并搭配对应的附图，可了解本发明的多个态样。应注意，根据业界中的标准做法，多个特征并非按比例绘制。事实上，多个特征的尺寸可任意增加或减少以利于讨论的清晰性。

图1a、图2a、图3a、图4a、图5a、图6a、图7a、图8a及图9a分别为依据本发明的部分实施例的制造半导体元件的方法在各个步骤下的上视图；

图1b、图2b、图3b、图4b、图5b、图6b、图7b、图8b及图9b分别为图1a、图2a、图3a、图4a、图5a、图6a、图7a、图8a及图9a的b-b线段的剖面图；

图10a为依据本发明的部分实施例的半导体的上视图；

图10b为图10a的b-b线段的剖面图。

具体实施方式

以下揭露提供众多不同的实施例或范例，用于实施本案提供的主要内容的不同特征。下文描述一特定范例的组件及配置以简化本发明。当然，此范例仅为示意性，且并不拟定限制。举例而言，以下描述“第一特征形成在第二特征的上方或之上”，于实施例中可包括第一特征与第二特征直接接触，且亦可包括在第一特征与第二特征之间形成额外特征使得第一特征及第二特征无直接接触。此外，本发明可在各范例中重复使用元件符号及/或字母。此重复的目的在于简化及厘清，且其自身并不规定所讨论的各实施例及/或配置之间的关系。

此外，空间相对术语，诸如“下方(beneath)”、“以下(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等等在本文中用于简化描述，以描述如附图中所图示的一个元件或特征结构与另一元件或特征结构的关系。除了描绘图示的方位外，空间相对术语也包含元件在使用中或操作下的不同方位。此设备可以其他方式定向(旋转90度或处于其他方位上)，而本案中使用的空间相对描述词可相应地进行解释。

本发明的实施例提供形成半导体元件的改良方法以及结构。这些实施例将在下文中进行论述，其内容是关于在块状硅基板上形成具有一个或多个鳍的鳍式场效晶体管。本技术领域的通常知识者应了解本发明的实施例可用于其他配置结构。

图1a、图2a、图3a、图4a、图5a、图6a、图7a、图8a及图9a分别为依据本发明的部分实施例的制造半导体元件的方法在各个步骤下的上视图，而图1b、图2b、图3b、图4b、图5b、图6b、图7b、图8b及图9b为分别撷取图1a、图2a、图3a、图4a、图5a、图6a、图7a、图8a及图9a的b-b线段的剖面图。请参照图1a及图1b。提供基板110。在部分实施例中，基板110包含硅。或者，基板110可包含锗、硅锗、砷化镓或其他适合的半导体材料。再者，基板110包含磊晶层。例如，基板110可具有位于块状半导体上方的磊晶层。此外，基板110可受应力以增强元件效能。例如，磊晶层可包含与块状半导体不同的半导体材料，诸如位于块状硅上方的硅锗层，或位于块状硅锗上方的硅层。此受应力的基板可由选择性磊晶生长(selectiveepitaxialgrowth；seg)形成。此外，基板110可包含绝缘体上半导体(semiconductor-on-insulator；soi)结构。再者，基板110可包含埋入介电层，如埋入氧化(buriedoxide；box)层，如通过氧离子植入隔离(separationbyimplantationofoxygen；simox)技术、晶圆接合、选择性磊晶生长或其他适合的方法所形成。

至少一半导体鳍112形成于基板110上。例如，在图1a及图1b中，有两个半导体鳍112。于部分实施例中，半导体鳍112包含硅。半导体鳍112，例如，可由光微影技术图案化及蚀刻基板110形成。于部分实施例中，光阻材料层(未图示)继续沉积在基板110上。光阻材料层根据所欲的图案(在此案例中为半导体鳍112)进行照射(曝光)并显影以移除部分光阻材料。剩余的光阻材料保护下方的材料免受后续的制程破坏，如蚀刻。应注意，其他遮罩如氧化物或氮化硅遮罩亦可用于蚀刻制程。于部分其他实施例中，半导体鳍112可为磊晶生长。例如，下方材料的受曝光的部分，如受曝光的部分基板110，可用于磊晶制程以形成半导体鳍112。遮罩可用于控制磊晶生长制程中半导体鳍112的形状，此外，应注意，图1a及图1b仅为描述，并不用于限制本发明所欲保护的范围。本技术领域具有通常知识者可依据实际情况选择适当的半导体鳍112的数量。

多个隔离结构105形成于基板110上。隔离结构105作为浅沟槽隔离(shallowtrenchisolation；sti)并围绕半导体鳍112，隔离结构105可由化学气相沉积(chemicalvapordeposition；cvd)技术形成，并以四乙氧基硅烷(tetra-ethyl-ortho-silicate；teos)及氧作为前驱物。于部分实施例中，隔离结构105可由植入离子至基板110内形成，如氧、氮、碳或类似者。在又部分其他实施例中，隔离结构105为绝缘体上半导体晶圆的绝缘层。

形成层间介电质120以覆盖半导体鳍112。层间介电质120可由热氧化、化学气相沉积、溅镀或其他本领域用于形成栅极介电质的已知技术来形成。根据介电层形成的技术，位于半导体鳍112上的层间介电质120的厚度可能不同于位于半导体鳍112侧壁的层间介电质120的厚度。层间介电质120可包含，例如，高介电常数(high-k)材料如金属氧化物、金属氮化物、金属硅化物、透明金属氧化物、透明金属氮化物、透明金属硅化物、金属氮氧化物、金属铝酸盐、硅化锆、铝锆或上述的组合。部分实施例可包含二氧化铪(hfo2)、氧化硅铪(hfsio)、氮氧化硅铪(hfsion)、氧化钽铪(hftao)、氧化钛铪(hftio)、氧化锆铪(hfzro)、氧化镧(lao)、氧化锆(zro)、氧化钛(tio)、五氧化二钽(ta2o5)、氧化钇(y2o3)、钛酸锶(srtio3，sto)、钛酸钡(batio3，bto)、锆酸钡(bazro)、氧化铪镧(hflao)、氧化硅镧(lasio)、氧化硅铝(alsio)、氧化铝(al2o3)、氮化硅(si3n4)、氮氧化硅(sion)或上述的组合。层间介电质120可具有多层结构，如一层为氧化硅(如内介面层)而另一层为高介电常数材料。层间介电质120可由化学气相沉积、物理气相沉积(physicalvapordeposition；pvd)、原子层沉积(atomiclayerdeposition；ald)、热氧化、臭氧化、其他适合的制程或上述的组合来形成。

在层间介电质120及基板110上形成虚设栅极层130。虚设栅极层130可由化学气相沉积、溅镀或本领域的沉积导电材料的已知技术来沉积。虚设栅极层130可包含多晶硅(poly-si)或多晶硅锗(poly-sige)。

请参照图2a及图2b。通过适合的制程在虚设栅极层130上形成适当厚度的遮罩层210。遮罩层210覆盖部分虚设栅极层130，同时另一部分的虚设栅极层130为未覆盖的状态。于部分实施例中，遮罩层210为硬质遮罩层，包含氧化硅。于部分其他实施例中，遮罩层210可包含氮化硅(sin)、氮氧化硅(sion)、碳化硅(sic)、碳氧化硅(sioc)、旋涂式玻璃(spin-onglass；sog)、低介电常数层、四乙氧基硅烷(teos)、电浆辅助化学气相沉积形成的氧化物(plasmaenhancedcvdoxide；pe-oxide)、高深宽比制程(high-aspect-ratio-process；harp)形成的氧化物、非晶碳材料、其他适合的材料，及/或上述的组合。氧化硅层可由化学气相沉积、物理气相沉积，或原子层沉积形成。氧化硅层的厚度范围为约100埃至约500埃。于部分其他实施例中，遮罩层210可为光阻层，光阻层可通过，如旋涂，沉积在虚设栅极层130上，并用于形成所欲的图案。形成方法可透过曝光、显影、蚀刻，及其他适合的制程。于部分实施例中，遮罩层210包含沉积虚设栅极层130上的氮化硅层及沉积在氮化硅层上的氧化层。

请参照图3a及图3b。执行移除制程(或蚀刻制程)以移除所欲图案在虚设栅极层130上的其他部分(如图2a及图2b所示)(例如未被遮罩层210覆盖的部分)，并将遮罩层210作为遮罩来形成虚设栅极条132。于部分实施例中，此蚀刻制程可多次执行。然而，图案化制程并不限制于使用光阻的光微影制程，可执行浸润式微影、电子束微影，或其他适合的制程。如此一来，可获得图3a所示的虚设栅极条132的图案。于部分实施例中，遮罩层210(如图2a及图2b所示)可通过灰化(ashing)、剥离，或其他适合的技术来移除。

多个栅极间隔层140形成在虚设栅极条132的相对两侧上。于部分实施例中，至少一栅极间隔层140包含单层或多层。栅极间隔层140可通过在先前形成的结构上毯覆沉积一个或多个介电层(未图示)。介电层可包含氮化硅、氮氧化物、碳化硅、氮氧化硅、氧化物及相似者，并可用形成此类层的方法来形成，如化学气相沉积、电浆辅助化学气相沉积、溅镀，及本领域的其他已知技术。栅极间隔层140可包含不同材料，此等材料与虚设栅极条132具有不同蚀刻特性，使栅极间隔层140可作为遮罩，来移除部分虚设栅极条132(参照下方图4a及图4b的描述)。栅极间隔层140可接着图案化，如通过一个或多个蚀刻来移除结构水平表面的部分栅极间隔层140。

参照图4a及图4b。在图3a及图3b的结构上形成另一遮罩层220并图案化以界定至少一虚设栅极结构134。例如，图3a及图3b的虚设栅极条132被图案化以形成二虚设栅极结构134，并在两个虚设栅极结构134间形成沟槽r。虚设栅极结构134位于栅极间隔层140之间。此外，虚设栅极结构134及栅极间隔层140一同界定沟槽r的范围。沟槽r曝露虚设栅极结构134的端侧壁135及隔离结构105。于部分实施例中，遮罩层220为光阻遮罩，其形成方法为对一光阻材料层进行沉积、曝光及显影。遮罩层220被图案化以在虚设栅极结构134之间形成绝缘区域(例如：沟槽r)。

在图4b中，至少一虚设栅极结构134具有顶表面134t、底表面134b，及至少一端侧壁135。顶表面134t及底表面134b彼此相对，且底表面134b面对(或相邻)基板110(以及层间介电质120及/或隔离结构105)。顶表面134t及端侧壁135交会以形成顶部内角θt1。词汇“内角”为位于虚设栅极结构134内的一角。顶部内角θt1为锐角。意即，顶部内角θt1小于90度。此外，底表面134b及端侧壁135交会以形成底部内角θb1。内角θb1为钝角。意即，底部内角θb1大于90度。因此，沟槽r往隔离结构105及基板110的方向逐渐变大。

参照图5a及图5b。在图5a及图5b的结构上以及沟槽r内沉积介电材料150。介电材料150可为多种用于层间介电质(interleveldielectrics；ilds)或层间金属介电质(inter-metaldielectric；imd)的适合的介电材料。于部分实施例中，介电材料150可包含氧化物材料，如氧化硅。沉积介电材料150的方法包含化学气相沉积或物理气相沉积制程。沉积介电材料150亦可包含旋涂，如涂布制程。

参照图6a及图6b。对图5a及图5b上的介电材料150执行化学机械研磨制程(chemicalmechanicalpolishing；cmp)以回蚀并磨平介电材料150直到虚设栅极结构134曝露。沟槽r内残余的介电材料150作为绝缘结构155。于部分实施例中，部分虚设栅极结构134在化学机械研磨制程的期间移除。绝缘结构155具有顶表面155t。在化学机械研磨制程之后，绝缘结构155的顶表面155t及虚设栅极结构134的顶表面134t实质上共平面。此处使用的词汇“实质上”可用于修饰任何定量表示(quantitativerepresentation)，其允许的变化范围对相关基本功能并不造成改变。例如，本发明的绝缘结构155的顶表面155t及虚设栅极结构134的顶表面134t实质上共平面，而在绝缘结构155的顶表面155t及虚设栅极结构134的顶表面134t的结构不变的情况下，此共平面在本发明的范围内是允许改变的。

在图6b中，绝缘结构155可为一栓塞，被两相邻的栅极间隔层140及两虚设栅极结构134包围。绝缘结构155具有顶表面155t及底表面155b，两者互相相对。底表面155b面对基板110及隔离结构105。意即，底表面155b与隔离结构105相邻。于部分实施例中，若层间介电质120位于隔离结构105上，绝缘结构155可与层间介电质120相邻。在图6a中，绝缘结构155的顶表面155t具有两相对的边缘156，分别面对虚设栅极结构134。两边缘156皆向外弯曲。此外，在图6b中，底表面155b的面积大于顶表面155t。绝缘结构155具有两相对的侧壁157，分别面向虚设栅极结构134。意即，绝缘结构155的其中一侧壁157与其中一虚设栅极结构134的端侧壁135(如图4b所示)相邻。顶表面155t及绝缘结构155的侧壁157交会以形成顶部内角此处的词汇“内角”为绝缘结构155内的一角。顶部内角实质上大于90度。例如，顶部内角为钝角。此外，底表面155b及绝缘结构155的侧壁157交会以形成底部内角底部内角实质上小于90度，例如，底部内角为锐角。因此，绝缘结构155往其顶表面155t的方向逐渐变窄。意即，绝缘结构155往其顶表面155t的方向逐渐变小。于部分实施例中，绝缘结构155的宽度范围约5nm至约500nm，且并不限定于本案所欲保护的范畴的本实施例。

参照图7a及图7b。在本发明中，执行取代栅极(replacementgate；rpg)制程方法。于部分实施例中，在取代栅极制程方法中，首先形成虚设多晶硅栅极，并在执行高热预算制程(highthermalbudgetprocess)后，由金属栅极取代虚设多晶硅栅极。移除虚设栅极结构134(如图6a及图6b所示)以形成两开口138，并以栅极间隔层140作为开口138的侧壁。于部分实施例中，自开口138中曝露的部分层间介电质120亦被移除。或者，于部分实施例中，移除虚设栅极结构134而保留层间介电质120，如第7b图所示。为清晰描述，层间介电质120绘制于图7b中，但在图7a中省略。虚设栅极结构134(及层间介电质120)可透过干蚀刻、湿蚀刻或干湿蚀刻的组合来移除。例如，湿蚀刻制程可包含曝露于含氢氧根的溶液(如氢氧化铵)、去离子水，及/或其他适合的蚀刻剂溶液。

图7a及图7b中，绝缘结构155往其顶表面155t的方向逐渐变小。因此，接近绝缘结构155的顶表面155t的开口138的孔径大于接近绝缘结构155的底表面155b的开口138的孔径。在这样的配置结构下，金属栅极结构180(如图9a及图9b所示)可轻易地充填至开口138并不会在金属栅极结构180及绝缘结构155之间留下空间。因此，可提升金属栅极结构180的电性效能。

请参照图8a及图8b。在开口138内共形地形成高介电常数介电层160。因此，高介电常数介电层160覆盖了半导体鳍112及绝缘结构155的侧壁157。于部分实施例中，若图7b中的层间介电质120在先前的步骤中被移除的话，则先沉积另一内介面层。高介电常数介电层160具有比二氧化硅还高的介电常数κ，如κ>3.9。高介电常数介电层160可包含氧化镧、氧化铝、氧化锆、氧化钛、五氧化二钽、氧化钇、钛酸锶、钛酸钡、锆酸钡、氧化铪锆、氧化铪镧、氧化硅铪、氧化硅镧、氧化硅铝、氧化铝、氮化硅、氮氧化硅或上述的组合。高介电常数介电层160可通过适合的技术沉积，如原子层沉积、化学气相沉积、物理气相沉积、热氧化，上述的组合，或其他适合的技术。

请参照图9a及图9b。在开口138内及高介电常数介电层160上形成至少一层。接着，执行金属化学机械研磨制程以回蚀并磨平该层以分别在开口138内形成两金属栅极结构180。其中一金属栅极结构180包含高介电常数介电层160而金属栅电极170位于高介电常数介电层160上。形成的金属栅电极170可包含封端层、填补层，及/或其他适合栅极堆叠所需要的层。包含在金属栅电极170内的功函数金属层可为n型或p型功函数金属层。范例性p型功函数金属包含氮化钛、氮化钽、钌、钼、铝、氮化钨、二硅化锆、二硅化钼、二硅化钽、二硅化镍、其他适合的p型功函数金属材料，或上述的组合。范例性n型功函数金属包含钛、银、钽铝、碳化钽铝(taalc)、氮化钛铝(tialn)、碳化钽(tac)、氮化钽碳(tacn)、氮化钽硅(tasin)、锰、锆，其他适合的n型功函数金属材料，或上述的组合。功函数层可包含多个层。功函数金属层可通过化学气相沉积、物理气相沉积、电镀，及/或其他适合制程来沉积。于部分实施例中，形成的金属栅电极170为包含p型功函数层的p型金属栅极。于部分实施例中，金属栅电极170内的封端层可包含耐火金属(refractorymetal)及其氮化物(如氮化钛、氮化钽、氮化钨、氮化钛硅、氮化钽硅)。封端层的沉积可由物理气相沉积、化学气相沉积、有机金属化学气相沉积(metal-organicchemicalvapordeposition；mocvd)及原子层沉积。于部分实施例中，金属栅电极170内的填补层可包含钨。金属层的沉积可通过原子层沉积、物理气相沉积、化学气相沉积，或其他适合的制程。

图9a中，其中一金属栅极结构180被栅极间隔层140及绝缘结构155包围。金属栅极结构180位于栅极间隔层140之间，而绝缘结构155位于栅极间隔层140及金属栅极结构180之间。意即，绝缘结构155被金属栅极结构180及栅极间隔层140包围。图9b中，至少一金属栅极结构180具有顶表面180t、底表面180b，及至少一端侧壁182。顶表面180t及底表面180b互相面对，且底表面180b面向(或相邻于)基板110及层间介电质120及/或隔离结构105。金属栅极结构180的端侧壁182相邻于绝缘结构155。金属栅极结构180的顶表面180t及端侧壁182交会以形成顶部内角θt2。词汇“内角”是指金属栅极结构180内的角。顶部内角θt2为锐角。意即，顶部内角θt2小于90度。此外，金属栅极结构180的底表面180b及端侧壁182交会以形成底部内角θb2。底部内角θb2为钝角。意即，底部内角θb2大于90度。

随后，可执行额外的制程以制造半导体元件。例如，可对金属栅极结构180进行掺杂，部分金属栅极结构180可进行硅化，亦可形成层间介电质及层间金属介电质，亦可形成金属化层，及类似者。

根据上述实施例，绝缘结构往其顶表面的方向逐渐缩小。依此，靠近绝缘结构的顶表面的开口孔径大于靠近绝缘结构的底表面的开口孔径。在这样的结构下，将易于填补金属栅极结构至开口内且不会再金属栅极结构和绝缘结构之间留下空间。因此，将可提升金属栅极结构的电性效能。

图10a为依据本发明的部分实施例的半导体的上视图，而图10b为撷取图10a的b-b线段的剖面图。图10a与图10b及图9a与图9b的不同之处在于半导体元件的主动区的配置。在图9a与图9b中，主动区为半导体鳍112，而在图10a与图10b中，主动区为定义氧化(oxidedefined；od)区112’。定义氧化区112’被隔离结构105包围或至少相邻于隔离结构105。定义氧化区112’可形成在基板110内。定义氧化区112’可为掺杂区，且不限制于本发明的实施例。图10a中，其中一金属栅极结构180被栅极间隔层140及绝缘结构155包围。金属栅极结构180位于栅极间隔层140之间，而绝缘结构155位于栅极间隔层140及金属栅极结构180之间。意即，绝缘结构155被栅极间隔层140及金属栅极结构180包围。图10b中，至少一金属栅极结构180具有顶表面180t、底表面180b，以及至少一端侧壁182。顶表面180t及底表面180b互相面对，且底表面180b面向(或相邻于)基板110及层间介电质120及/或隔离结构105。金属栅极结构180的端侧壁182相邻于绝缘结构155。金属栅极结构180的顶表面180t及端侧壁182交会以形成顶部内角θt2。词汇“内角”是指金属栅极结构180内的角。顶部内角θt2为锐角。意即，顶部内角θt2小于90度。此外，金属栅极结构180的底表面180b及端侧壁182交会以形成底部内角θb2。底部内角θb2为钝角。意即，底部内角θb2大于90度。图10a与图10b的制造方法及其他结构细节与图9a及图9b类似，因此，关于此部分的描述将省略并不再赘述。

于部分实施例中，半导体元件包含基板、至少一主动区、至少一栅极结构、及至少一绝缘结构。至少部分主动区位于基板内。栅极结构位于主动区上。栅极结构具有至少一端侧壁及顶表面互相交会并形成顶部内角。顶部内角为锐角。绝缘结构与栅极结构的端侧壁相邻且位于基板上。

于部分实施例中，半导体元件包含基板、至少二主动区、至少二栅极结构、及一绝缘结构。至少部分主动区位于基板内。栅极结构分别位于主动区上。绝缘结构位于至少二栅极结构之间。绝缘结构具有顶表面。绝缘结构往其顶表面的方向逐渐变窄。

于部分实施例中，一种用于制造半导体元件的方法包含形成至少一主动区，至少部分主动区位于基板内。在基板及主动区上形成栅极层。栅极层经图案化以形成至少一栅极结构及相邻于栅极结构的沟槽。栅极结构具有顶表面及相邻于沟槽的端侧壁。端侧壁及顶表面交会以形成顶部内角，且顶部内角为锐角。

上文概述了若干实施例的特征，以便本领域熟悉此项技艺者可更好地理解本发明的实施方式。本领域熟悉此项技艺者应当了解到他们可容易地使用本发明作为基础来设计或者修改其他制程及结构，以实行相同目的及/或实现相同优势的。本领域熟悉此项技艺者亦应当了解到，此类等效构造不脱离本发明的精神及范畴，以及在不脱离本发明的精神及范畴的情况下，其可对本文进行各种改变、取代及变更。