技术特征：
技术总结
在作为漏区的n+型SiC基板(1)的正面依次外延生长n‑型漂移层(2)、p型基极层(3)和n+型源极层(4)。在n+型源极层(4)的内部选择性地设置p+型接触区(5)。设置沿深度方向(z)贯通n+型源极层(4)和p型基极层(3)而到达n‑型漂移层(2)的沟槽(6)，在沟槽(6)的内部隔着栅绝缘膜(7)设置栅电极(8)。相邻沟槽(6)间的宽度(w1)例如为1μm以下，沟槽(6)的深度(d)例如为1μm以下。由于宽度(w1)窄，因此沟道形成于大致整个p型基极层(3)。单元(10)具备从两侧面由MOS栅(9)夹持一个沟道的FinFET结构。通过这样设置，能够降低通态电阻，并能够防止可靠性的降低。
技术研发人员：星保幸;大月正人;山田昭治;椎木崇
受保护的技术使用者：富士电机株式会社
技术研发日：2016.08.08
技术公布日：2017.10.13