具有超晶格结构的半导体晶体管的制作方法

本发明涉及一种晶体管，其具有多个沟槽(栅电极位于该沟槽中)并且具有用于阻挡高电场的彼此连接的屏蔽区域。

背景技术

根据目前的现有技术，功率晶体管通过单元场(zellfeld)中的单个单元的并联连接制成。这些单个单元全部相同，以便确保安全的并联运行。目前，仅在晶体管的边缘区域内、即仅在单元场与边缘结构之间或在单元场与栅极连接端/栅极浇道之间采用部分修改的单元结构。功率晶体管的进行载流的单个单元的数量目前是几千个。

在此，经常使用沟槽型mosfet，其通常具有低导通电阻并且因此具有低导通损耗。在沟槽型mosfet的情况下，栅电极处于沟槽内，该栅电极通过栅极绝缘体(大多是栅极氧化物)与周围环境绝缘。在此，在沟槽型mosfet的情况下应该确保，栅极氧化物上的电场应保持在一定范围内，因为否则会导致不期望的漏电流或甚至损坏栅极氧化物。

为确保安全运行，已经发现解决方案，其旨在：在npn层序列的情况下，借助p掺杂区域或有效p掺杂区域、例如借助所谓的p型泡状物(p-bubbles)来降低沟槽附近的电场。在takaya等人的《proceedingsofthe19thinternationalsymposiumonpowersemiconductordevices&ics》(第197-200页(2007年))中，针对硅基沟槽型mosfet，这种p区域被引入到栅极沟槽下方，然而是浮动实施地，也就是说p区域不具有限定的电压电位。在nakamura等人的《2011ieeeinternationalelectrondevicesmeeting》(第26.5.1-26.5.3页(2011年))中，提出一种基于碳化硅(sic)的沟槽型mosfet，其中，用于场屏蔽的p区域布置在沟槽旁边，并且与takaya等人的《proceedingsofthe19thinternationalsymposiumonpowersemiconductordevices&ics》(第197-200页(2007年))不同，该p区域借助金属化部连接到源极电位上。对于基于碳化硅(sic)的构件来说，这种连接端是强制性需要的，因为否则由于少数载流子的浓度与硅(si)相比低几个数量级，所以这些p区域在被清空之后需要很长世间来重新被填充，因此开关特性显著变差。在ep2091083a2中阐述用于实现碳化硅沟槽型mosfet的另一可能性(图1)。在此，用于场屏蔽的p区域相对于沟槽线正交地延伸。例如在takaya等人的《proceedingsofthe19thinternationalsymposiumonpowersemiconductordevices&ics》(第197-200页(2007年))的情况下，接通直接发生在每个沟槽处。在us2011/0121316a1中例如公开另一变型方案(图1)。在此，与在takaya等人的《proceedingsofthe19thinternationalsymposiumonpowersemiconductordevices&ics》(第197-200页(2007年))中的情况类似，用于屏蔽电场的p区域处于栅极沟槽旁边。这些p区域的接通同样发生在每个单元中。

现有技术的上述实施方式的共同之处在于：用于屏蔽电场而接通的p区域完全或部分地处于栅极沟槽旁边。在此，始终在本地实施p区域的接通部。由此产生对单元结构的附加面积需求，这不会伴随着沟道宽度的进一步增加。由此，提高了晶体管的节距大小(pitch-maβ)。在此，这些p区域以及每个单个单元中的p区域接通所需的面积需求随着单元的数量(每个晶体管有几千个)而累积。

技术实现要素：

根据本发明提供一种晶体管，其包括第一掺杂类型的衬底、衬底上方的第一掺杂类型的外延层、外延层上方的与第一掺杂类型不同的第二掺杂类型的通道层、通道层中的多个沟槽(所述沟槽具有位于这些沟槽内部的栅电极并且由通道层上方的第一掺杂类型的源极连接端包围)、布置在栅电极下方的第二掺杂类型的多个屏蔽区域。根据本发明，这些屏蔽区域在沟槽下方彼此形成屏蔽区域的复合体(verbund)，并且为了进行接通，将多个屏蔽区域共同引至用于屏蔽区域的连接端。术语“多个屏蔽区域”(它们被共同引至连接端)包括多于两个屏蔽区域、优选多于四个屏蔽区域、更优选多于八个屏蔽区域。

本发明具有如下优点：单位面积的沟道宽度明显增加，也就是说在可用面积相同的情况下，晶体管的电流承载能力提高，因为通过屏蔽区域的复合体，接通面积不再乘以单元数量地增加，而是仅乘以引到表面上的接通部位的数量地增加，其中根据本发明，引到表面上的接通部位的数量由于屏蔽区域彼此的复合体以及至连接端的共同引导而始终小于单元的数量。相应地，由此减小了晶体管的节距大小。此外，因为单位面积的成本大致恒定，所以通过所造成的面积减少实现了成本降低。另一重要特征是，在沟槽的高度上实现用于屏蔽电场的屏蔽区域的接通，由此可以实现晶体管更快的开关速度。此外，为制造这种晶体管不需要高能量注入。因为在此避免例如经常在现有技术中使用的双沟槽设计，所以降低了例如用于将材料残余物、例如栅极材料或绝缘材料从沟槽中去除的技术成本。附加地，避免单元场中的其他阶梯和棱边，这相对于双沟槽设计改善可重复性以及校准精度(justagegenauigkeit)，并且降低对光刻技术的技术要求。

有利地，屏蔽区域可以直接布置在沟槽下方。这具有如下优点：横向空间需求被保持得尽可能小、即需要很少的附加面积。

屏蔽区域可以作为最下层被引入沟槽内部，并且通过第一绝缘层与栅电极绝缘。这具有特别高效且简单的制造过程的优点。

优选地，晶格可以由第一单元构成，该第一单元由用于接通通道层的第二掺杂类型的沟道连接端以及包围该沟道连接端的源极连接端构成，其中，第一单元由沟槽包围，其中，该晶格具有空隙，第二单元被引入该空隙中，所述第二单元为了接通屏蔽区域的复合体而具有用于屏蔽区域的连接端。

在一种特别的实施方式中，第二单元自身可以在第一单元的晶格内部形成晶格。这种结构是超晶格。单元场的规则结构在制造过程中是特别有利的并且还使运行稳定。而且在此，第一单元的大小和第二单元的大小是可变的并且可以匹配于电流承载能力的需求。

第二单元可以具有与源极短接的二极管连接端，由此提供并联连接的集成二极管。对于很多开关应用，有利地需要这种二极管。可以结合待实现的电流承载能力来可变地调节用于集成二极管连接端的面积。

有利地，第二单元的数量可以小于第一单元的数量，和/或屏蔽区域连接端的数量可以小于沟道连接端的数量。因为通过第一单元实现或获得了电流承载能力，所以面积增益由此增加。

第二单元可以比第一单元具有更大面积。这具有如下优点：可以将用于二极管连接端的面积构造得更大。

第二单元的面积份额可以小于晶体管总面积的30％、优选小于10％。由此，与现有技术的传统方法相比，特别确保提高电流承载能力。

有利地，第二单元和/或第一单元可以三角形地、矩形地、正方形地、五边形地、六边形地、圆形地或线形地构造。

优选地，所述晶体管是沟槽型mosfet晶体管。

附图说明

根据附图和接下来的描述进一步阐述本发明的实施例。附图示出：

图1根据本发明的第一实施例以侧视图示出根据本发明的晶体管；

图2以俯视图示出具有可见的屏蔽区域复合体的单元场，该屏蔽区域复合体具有超晶格结构；

图3以俯视图示出具有未填充的沟槽的单元场；

图4以俯视图示出具有引入的栅电极的单元场；

图5以俯视图示出具有引入的第一绝缘层的单元场；

图6示出一种超晶格结构；

图7根据本发明的第二实施例以侧视图示出根据本发明的晶体管。

具体实施方式

在图1中，根据本发明的第一实施例以侧视图示出根据本发明的晶体管1、例如沟槽型mosfet晶体管1。晶体管1示出由半导体材料、优选由碳化硅(sic)构成的层序列。最下层由第一掺杂类型的衬底2构成，该衬底通常充当漏极连接端(未示出金属接通部)。接下来是第一掺杂类型的外延层3和置于该外延层3上方的、第二掺杂类型的通道层4，该第二掺杂类型与第一掺杂类型不同。此外，多个沟槽8通过通道层4引入至外延层3中。在这些沟槽8中存在栅电极9，该栅电极可以被独立接通。栅电极9由栅极绝缘体(未示出)包覆，该栅极绝缘体使栅电极9与周围环境电绝缘。通常使用氧化物作为栅极绝缘体。在此通常使用多晶硅作为栅极材料，其中，也可以替代地使用金属、例如铝。在通道层4上方存在包围每个沟槽8的、第一掺杂类型的源极连接端6。第二掺杂类型屏蔽区域7布置在沟槽8下方，这些屏蔽区域屏蔽栅极绝缘体免于过高电场。根据本发明，这些屏蔽区域7优选作为二维网络结构(在该视图中不可见，而在接下来的图2中在俯视图的情况下可见)在沟槽8下方形成屏蔽区域的彼此复合体30，其中，本发明不限于二维连接系统。根据本发明，图1还示出用于第二掺杂类型的屏蔽区域的、共同引到表面上的连接端19。因此根据本发明，这些用于屏蔽区域的连接端19不在每个沟槽8处实现，而是仅在确定的位置处实现，这通过屏蔽区域在沟槽8下方的创造性复合体30实现。用于屏蔽区域的连接端19示例性地实施在窄沟道20内，该连接端在侧面借助第二绝缘层13与通道层4和外延层3绝缘，并且通过金属15与源极连接端6连接。在此，沟道20示例性地被布置得如此深，使得屏蔽区域的连接端19与沟槽8下方的屏蔽区域7处于相同高度上。通过根据本发明减少用于屏蔽区域的连接端19，有利地减少了面积需求，这导致节距大小减小，并且与现有技术相比，晶体管1在相同面积情况下的电流承载能力提高。屏蔽区域7例如可以实施成第二掺杂类型的所谓泡状物，然而替代地，或者也可以实施成第二掺杂类型的有效补偿层，该有效补偿层由周期性交替布置的第一掺杂类型和第二掺杂类型的区域构成。屏蔽区域7的位置无须直接位于沟槽8下方，而是也可以替代地错位布置或例如包覆沟槽8的下部分地布置。沟槽8下方的屏蔽区域7的形状也可以是可变的，例如可以是圆形的或椭圆形的。在屏蔽区域8与栅电极9之间可以引入附加的增厚的第一绝缘层11，以便增强地对栅电极9进行绝缘。

第二掺杂类型的沟道连接端5由用于接通通道层4的源极连接端6包围。该接通部通过金属15与源极连接端6连接。在栅电极9上方存在第三绝缘层21，该第三绝缘层使栅电极9与金属15完全绝缘。在该实施方式中，第二掺杂类型的二极管连接端17在此示例性地实施在用于屏蔽区域的连接端19的两个沟道20之间。在此，二极管连接端17相应地通过金属15与源极连接端6连接并且因此提供集成的并联连接的二极管，该二极管可以有利地用于不同开关应用。

在此，晶体管1的工作方式遵循常见标准，并且在此仅出于进一步理解的目的而被添加。对于npn层序列(pnp)，在栅电极9上的正(负)电压大于阈值电压的情况下，在通道层4中沿沟槽8的侧壁产生细的连续沟道(反转沟道)，这种沟道延伸到外延层3中并且在衬底2与源极连接端6之间形成导电连接。如果在漏极与源极之间相应地施加电压，则电流可以沿这些沟道流动。更多内容可以从相关专业文献中得出。

图2示出晶体管1的截面，其中，引入的屏蔽区域7是可见的。该屏蔽区域显示出单元状结构。第一单元40示例性地由第二掺杂类型的沟道连接端5以及相邻的源极连接端6构成。这些第一单元40通过沟槽8的电场屏蔽区域7彼此隔离，所述屏蔽区域构成根据本发明的屏蔽区域复合体30(在此例如是规则网络)，其中，本发明不限于规则的结构复合体。示例性地，第一单元40正方形地实施，但是也可以矩形地、三角形地、五边形地、六边形地、圆形地或线形地实施。在此，第一单元40示例性地在屏蔽区域的复合体30之间形成晶格。在该附图中，该晶格具有空隙，第二单元50被引入到该空隙中。第二单元50由用于屏蔽区域7并且用于并联连接的二极管的共同连接端23构成。如图1所示，这里的接通也可以分开地实施。该接通部相应地与屏蔽区域复合体30连接(从该视角不可见)。根据本发明，位于沟槽8下方的屏蔽区域的复合体30仅在第二单元50处引到用于接通的表面上。由此相应地节省面积，因为减少了横向空间需求并且提高了单位面积的电流承载能力。

图3示出晶体管1的截面，然而该晶体管处于具有尚未填充的沟槽8的准备步骤中。在此，沟槽8形成连接的网络，根据图2，可以将屏蔽区域7作为最下层引入该网络中。但是本发明也包括如下情况：沟槽8未被连接并且因此自身构成单元场的第一单元40。

如图2和图3那样，图4也示出单元场，在此引入栅电极9，该栅电极9位于屏蔽区域的复合体30上方。第二单元50示例性地具有用于屏蔽区域7并且用于并联连接的二极管的共同连接端23。

图5示出一种单元场，其中，在栅电极9上方施加有第三绝缘层21，该第三绝缘层使栅电极9与周围环境绝缘。此外，用于屏蔽区域的连接端19以及二极管连接端17被集成到第二单元50中，所述用于屏蔽区域的连接端在此示例性地实施在第二单元50的边缘处，所述二极管连接端在此示例性地实施在第二单元50内部。

图6示出晶体管1的具有多个第二单元50的单元场。第一单元40总体构成一个具有空隙的晶格，第二单元50被引入所述空隙中。在此，第二单元50自身形成晶格、即超晶格60。这些第二单元示例性地具有用于屏蔽区域7并且用于二极管的共同连接端23。然而，本发明在此不仅限于超晶格60。第二单元50例如也可以不规则地分布在第一单元40的单元场中，或只有唯一的第二单元50被用作用于集成的并联连接二极管的接通部或用作用于屏蔽区域7的连接端19。在此，所述单元示例性地实施成正方形。但是本发明不限于这种类型的单元，而是也可以使用三角形、矩形、五边形、六边形等。同样地，第二单元50和/或第一单元40的排布可以具有与在当前情况下实施的正方形晶格结构不同的结构，例如矩形、三角形、五边形、六边形等。此外，第一单元40和第二单元50的晶格类型不必相同。在该实施例中选择的正方形结构具有如下优点：该结构能够实现特别简单且快速的制造过程。

图7以类似于图1的侧视图示出根据本发明的晶体管1的另一实施方式。与图1不同，二极管连接端17与用于屏蔽区域的连接端19在此结合成共同的连接端23并且共同地下沉。在此，该连接端的深度示例性地相应于屏蔽区域7的深度。

本发明具有如下优点：在面积相同的情况下，可以确保提高电流承载能力，由此实现用于屏蔽区域的连接端19的减少。在此，本发明的核心是沟槽下方的屏蔽区域的复合体30，由此无须再在每个沟槽处将接通部位引到表面上。此外，在一种确定的实施方式中提出一种规则的单元结构，该规则的单元结构不仅具有由第一单元40构成的晶格，而且也具有由第二单元50构成的叠加的晶格，这种单元结构具有易于制造以及稳定运行的优点。

尽管已经通过优选实施例进一步详细阐述和描述本发明，但是本发明不限于所公开的示例，并且本领域技术人员可以从中推导出其他变型方案，而不偏离本发明的保护范围。