一种半导体器件及其制备方法与流程

本发明涉及半导体器件及其制造方法，更具体地，涉及一种半导体器件及其制备方法。

背景技术：

图1为现有技术中的一种分离栅沟槽型MOSFET的结果示意图，其主要包括衬底01、位于衬底上的外延层02、位于外延层中的沟槽03、位于沟槽03中的沟槽衬垫04以及位于所述沟槽03中且与外延层03之间隔着沟槽衬垫04的场板05和栅极06，此外，图1所示的分离栅沟槽型MOSFET还包括为标记出的体区、源极区以及源电极等，其中，场板05与所述源电极耦合。这种分离栅沟槽型MOSFET，由于沟槽03底部的场板可以加强外延层02的耗尽，以优化器件的电场分布，从而可以在保证耐压的前提下，降低器件的导通电阻。

然而，图1所示的分离栅沟槽型MOSFET只适合低压场合，对于BV高于100V的高压应用而言，沟槽03的深度增加，体区与外延层02出的电场尖峰个沟槽03底部的电场尖峰之间的耦合效果会减弱，从而不得不通过大幅度的降低外延层02的掺杂浓度来获得较大的BV(击穿电压)，但这又会引起导电电阻的显著增加。因此，图1所示的分离栅沟槽型MOSFET不适合高压场合的应用。

技术实现要素：

有鉴于此，本发明提供一种半导体器件结构及其制备方法，以使得所述半导体器件在具有较高的击穿电压的同时，还可以具有较薄的漂移区厚度以及具有较低的导通电阻，从而使得所述半导体器件适应于高压场合的应用。

一种半导体器件，包括:

衬底，所述衬底包括半导体材料；

多个具有第一导电类型的半导体层，多个所述半导体层依次堆叠在所述衬底上，且由下往上，多个所述半导体层的掺杂浓度依次递增；

沟槽，所述沟槽由多个所述半导体层中的最顶层的半导体层表面延伸至多个所述半导体层中的最底层的半导体层中，且所述沟槽在位于每一个所述半导体层中的部分中均设置有场板；

位于所述沟槽的底部和侧壁，且填充在多个所述场板之间的沟槽衬垫；

其中，由所述沟槽的底部往上，多个所述场板与对应的所述半导体层之间的所述沟槽衬垫的厚度依次递减。

优选地，所述的半导体器件还包括：

栅极，所述栅极位于所述沟槽中，且位于多个所述场板之上；

位于所述栅极和多个所述半导体层中的最顶层的半导体层之间所述沟槽衬垫为所述半导体器件的栅介质层和隔离介质层，所述栅介质层位于所述隔离介质层上；

第二导电类型的体区，所述体区位于多个所述半导体层中的最顶层的半导体层中，且被所述沟槽分开；

第一导电类型的源极区，所述源极区位于所述体区中，且被所述沟槽分开；

源电极，所述源电极被耦合至所述源极区。

优选地，所述源极还被耦合到多个所述场板中的每一个场板。

优选地，所述的半导体器件还包括：第二导电类型的体接触区，所述体接触区位于所述体区中；

所述源电极通过金属插塞耦合到所述体接触区。

优选地，每一所述半导体层均被位于其中的所述场板和沟槽衬垫所耗尽。

优选地，相邻的两个所述场板之间存在电场尖峰。

优选地，多个所述场板均为多晶硅场板。

优选地，多个所述半导体层均为外延层。

一种半导体器件的制备方法，包括：

在包括半导体材料的衬底上形成具有第一导电类型的第一外延层，以及在所述第一外延层上形成具有第一导电类型的第二外延层；且使得所述第一外延层的掺杂浓度小于所述第二外延层的掺杂浓度；

形成由所述第二外延层表面延伸至所述第一外延层中的沟槽；

在所述沟槽中形成沟槽衬垫，以及在所述沟槽位于第一外延层中的部分中设置第一场板，且在所述沟槽位于所述第二外延层中的部分中设置第二场板，

其中，所述沟槽衬垫位于所述沟槽的侧壁和底部，以及填充在所述第一场板和第二场板之间，所述第一场板与所述第一外延层之间的所述沟槽衬垫的厚度大于所述第二场板与所述第二外延层之间的所述沟槽衬垫的厚度。

优选地，在所述沟槽中形成沟槽衬垫，以及在所述沟槽位于第一外延层中的部分中设置第一场板，且在所述沟槽位于所述第二外延层中的部分中设置第二场板的步骤包括：

在所述沟槽的侧壁和底部淀积形成具有第一厚度的第一氧化层；

在具有所述第一氧化层的所述沟槽中淀积第一多晶硅层，并回刻所述第一多晶硅层和所述第一氧化层，剩余的所述第一多晶硅层即为所述第一场板，剩余的所述第一氧化层作为所述沟槽衬垫的第一部分；

在所述第一场板、沟槽衬垫的第一部分以及沟槽的侧壁上淀积形成具有第二厚度的第二氧化层；

在具有所述第二氧化层的所述沟槽中淀积第二多晶硅层，并回刻所述第二多晶硅层和所述第二氧化层，剩余的所述第二多晶硅层即为所述第二场板，剩余的所述第二氧化层作为所述沟槽衬垫的第二部分。

优选地，所述的制备方法还包括：

在所述沟槽衬垫的第二部分、第二场板以及沟槽侧壁淀积第三氧化层,并化学机械研磨和回刻形成隔离介质层；

在所述隔离介质层以及沟槽的侧壁上形成第四氧化层；

在具有所述第四氧化层的所述沟槽中淀积第三多晶硅层，并回刻所述第三多晶硅层，剩余的所述第三多晶硅层作为所述半导体器件的栅极，所述第四氧化层作为所述半导体器件的栅介质层。

优选地，所述的制备方法还包括：

在所述沟槽两侧的第二外延层中形成具有第二导电类型的体区；

在所述沟槽两侧的所述体区中形成具有第一导电类型的源极区；

形成耦合至所述源极区的源电极，且使所述源电极还被耦合至所述第一场板以及所述第二场板。

优选地，在形成所述源极区和所述源电极之间，还包括形成位于所述体区中的体接触区，

所述源电极通过金属插塞耦合至所述体接触区。

由上可见，在本发明提供的半导体器件中，将多个掺杂浓度依次递增的半导体层依次堆叠在衬底上作为半导体器件的漂移区，然后再在位于漂移区的沟槽中设置与多个半导体层相应的多个场板，且掺杂浓度越大的半导体层对应的场板与该半导体层直接的沟槽衬垫越薄，从而可以使得每一个半导体层均被对应的场板以及沟槽衬垫对应的部分所耗尽，从而可以在保证较大的击穿电压的情况下，还可以大幅度的降低器件的导通电阻，使得本发明提供的半导体器件适应于高压应用场合。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1为现有技术中的一种分离栅沟槽型MOSFET的结果示意图；

图2为依据本发明的实施例提供的一种半导体器件结构示意图；

图3a-3i为依据本发明实施例的半导体器件的制备方法的各个工艺步骤中形成的结构图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的组成部分采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本发明的许多特定的细节，例如每个组成部分的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

图2为依据本发明的实施例提供的一种半导体器件结构示意图。本实施例的半导体器件包括衬底1、第一半导体层2、第二半导体层3、沟槽4、沟槽衬垫5、第一场板6以及第二场板7。

其中，衬底1可以为硅等半导体材料，在本实施例中，衬底1为第一导电类型的硅衬底。第一半导体层2和第二半导体层3依次堆叠在衬底1上，且第一半导体层2的掺杂浓度小于第二半导体层3的掺杂浓度。沟槽4由第二半导体层3的表面延伸至第一半导体层2中，即沟槽4的一部分位于第一半导体层2中，还有一部分位于第二半导体层3中。第一场板6位于沟槽4在第一半导体层2中的这一部分中，而第二场板7位于沟槽4在第二半导体层3中的这一部分中。沟槽衬垫5位于沟槽4的底部和侧壁，且填充在第一场板6和第二场板7之间，即沟槽衬垫5的第一部分51位于第一场板6与第一半导体层2之间，沟槽衬垫5的第二部分52位于第二场板7与第二半导体层3之间，以及位于第一场板6与第二场板7之间。第一场板6与第一半导体层2之间的沟槽衬垫5的厚度大于第二场板7与第二半导体层3之间的沟槽衬垫5的厚度。

继续参考图2，在本实施例中，所述半导体器件为MOSFET器件，其还进一步包括栅极8、第二导电类型的体区9、第一导电类型的源极区10、第二导电类型的体接触区11、绝缘层12、金属插塞13、源电极14以及漏电极15。栅极8位于沟槽4中，且位于第二场板7上方，沟槽衬垫5的第三部分53位于沟槽衬垫的第二部分52以及第二场板7上，位于沟槽衬垫5的第三部分53上的部分沟槽衬垫和位于栅极8与第二半导体层3之间的部分沟槽衬垫为沟槽衬垫5的第四部分54，其中，沟槽衬垫5的第三部分53即为所述半导体器件的隔离介质层，而沟槽衬垫的第四部分54为所述半导体器件的栅介质层，所述栅介质层位于所述隔离介质层上。体区9位于第二半导体层3中，且被沟槽4分开。源极区10位于体区9中，且被沟槽4分开。源电极14被耦合至源极区10，具体的，绝缘层12位于源极区10以及栅极8上，源电极14通过穿过绝缘层12的金属插塞13耦接到源极区10，金属插塞13由源极区10进一步延伸至位于体区9中的体接触区11，以将源电极14耦接至体接触区11。源电极14还被耦接到第一场板6以及第二场板7。在本实施例中，第一半导体层2与第二半导体层3均为外延层，第一场板6与第二场板7均为多晶硅场板。此外，在本实施例中，所述第一导电类型为N型，第二导电类型为P型，而在其它实施例中，所述第一导电类型也可以为P型，则第二导电类型为N型。

在图2所示的半导体器件中，第一半导体层2与第二半导体层3构成了器件的漂移区，且使得位于下一层的第一半导体层2的掺杂浓度小于位于上一层的半导体层3的掺杂浓度，以及使第一场板6与对应的第一半导体层2之间的沟槽衬垫5的厚度大于第二场板7与对应的第二半导体层3之间的沟槽衬垫5的厚度。如此，相对较厚的沟槽衬垫5的第一部分51与第一场板6可以耗尽浓度相对较低的第一半导体层2，而相对较薄的沟槽衬垫5的第二部分52与第二场板7可以耗尽浓度相对较高的第二半导体层3，因而本实施例提供的半导体器件可以提高低阻的第二半导体层3所占的比例。此外，如图2中附加的漂移区电场图所示，其中，实线部分是本实施例半导体器件的漂移区电场图，其由于本实施例的半导体器件具有上述特征，使得第一场板6与第二场板7之间的电场存在尖峰，从而可拉高漂移区的电场，而虚线部分是如图1所示的半导体器件的漂移区电场图，其电场在漂移区的中间并未形成尖峰，而是朝着漂移区的中间逐渐减小。显然，本发明实施例提供的半导体器件的漂移区的电场要要高于具有相同厚度的漂移区的图1所示的现有技术的半导体器件，从而可以确保在与图1所示的现有技术的半导体器件具相同击穿电压的情况下，具有更薄的漂移区厚度，且导通电阻得到大幅度的下降。

在上述依据本发明的实施例的半导体器件中仅包括两个半导体层和相应的场板，事实上，在其它依据本发明的实施例的半导体器件还可以包括更多个半导体层，多个所述的半导体层依次堆叠在所述衬底上，且由下往上(衬底往半导体层方向)，多个所述半导体层的掺杂浓度依次递增，则所述沟槽由最顶层的所述半导体层的表面延伸至最底层的所述半导体层中，且所述沟槽在位于每一个所述半导体层中的部分中均设置有场板，即每一个所述半导体层均有一个对应的场板，这些场板之间均被位于所述沟槽中的沟槽衬垫填充，且由所述沟槽的底部往上，多个所述场板与对应的所述半导体层之间的所述沟槽衬垫的厚度依次递减，以及每一个所述场板均与所述半导体器件的源极耦合，使得每一所述半导体层均被位于其中的所述场板和沟槽衬垫所耗尽。

由上可见，在本发明提供的半导体器件中，将多个掺杂浓度依次递增的半导体层依次堆叠在衬底上作为半导体器件的漂移区，然后再在位于漂移区的沟槽中设置与多个半导体层相应的多个场板，且掺杂浓度越大的半导体层对应的场板与该半导体层直接的沟槽衬垫越薄，从而可以使得每一个半导体层均被对应的场板以及沟槽衬垫对应的部分所耗尽，从而可以在保证较大的击穿电压的情况下，还可以大幅度的降低器件的导通电阻，使得本发明提供的半导体器件适应于高压应用场合。

图3a-3i为依据本发明实施例的半导体器件的制备方法的各个工艺步骤中形成的结构图。参考图3a-3h所示，本实施例所提供的制备方法主要包括以下步骤。

步骤1：参考图3a，在包括半导体材料的衬底1上形成具有第一导电类型的第一外延层2，以及在第一外延层2上形成具有第一导电类型的第二外延层3；且使得第一外延层2的掺杂浓度小于第二外延层3的掺杂浓度。

衬底1可选择硅衬底1，其掺杂浓度一般高于第一外延层2和第二外延层3的掺杂浓度，以降低器件的导电电阻。此外，第一导电类型为N型与P型中的一种，则第二导电类型为N型与P型中的另一种。

步骤2：参考图3a，形成由第二外延层3表面延伸至第一外延层2中的沟槽4。具体的可以通过蚀刻的方法获得沟槽4，则蚀刻起始于第二外延层3的表面，并终止于第一外延层2中。

步骤3：参考图3b-3e，在沟槽4中形成沟槽衬垫，以及在沟槽4位于第一外延层2中的部分中设置第一场板6，且在沟槽4位于第二外延层3中的部分中设置第二场板7，且使得所述沟槽衬垫位于沟槽4的侧壁和底部，以及填充在第一场板6和第二场板7之间，以及使第一场板6与第一外延层2之间的第一部分沟槽衬垫的厚度大于第二场板7与第二外延层3之间的第二部分沟槽衬垫的厚度。

具体的，在沟槽4中形成沟槽衬垫，以及在沟槽4位于第一外延层2中的部分中设置第一场板6，且在沟槽4位于第二外延层3中的部分中设置第二场板7的步骤又可以主要包括：

步骤3a：参考图3b，在沟槽4的侧壁和底部淀积形成具有第一厚度的第一氧化层51。

步骤3b：参考图3c，在具有第一氧化层51的沟槽4中淀积第一多晶硅层，并依次回刻所述第一多晶硅层和第一氧化层51，剩余的所述第一多晶硅层即为第一场板6，剩余的第一氧化层51作为所述沟槽衬垫的第一部分；

步骤3c：参考图3d，在第一场板6、所述沟槽衬垫的第一部分以及沟槽4的侧壁上淀积形成具有第二厚度的第二氧化层52。

步骤3d：参考图3e，在具有第二氧化层52的沟槽4中淀积第二多晶硅层，并依次回刻所述第二多晶硅层和第二氧化层52，剩余的所述第二多晶硅层即为第二场板7，剩余的第二氧化层52作为所述沟槽衬垫的第二部分。

步骤3e：参考图3f，在第二场板7、沟槽衬垫的第二部分以及沟槽的侧壁上淀积高密度等离子的第三氧化层53，直至整个沟槽4都被填满，然后化学机械研磨和回刻第三氧化层53，剩下的第三氧化层53作为栅极与第二场板7之间的隔离介质层，其为沟槽衬垫5的第三部分。

步骤4：参考图3g和3h，在所述隔离介质层、沟槽4的侧壁以及第二半导体层3的表面上形成第四氧化层54，然后在具有第四氧化层54的沟槽4中淀积第三多晶硅层，并回刻所述第三多晶硅层，剩余的所述第三多晶硅层作为所述半导体器件的栅极8，第四氧化层54作为所述半导体器件的栅介质层，其为所述沟槽衬垫5的第四部分。

步骤5：参考图3i，在沟槽4两侧的第二外延层3中形成具有第二导电类型的体区9，再在沟槽4两侧的体区9中形成具有第一导电类型的源极区10，最后形成耦合至源极区10的源电极14，且使源电极14还被耦合至第一场板6以及第二场板7。

为了实现体区9与源极区10的电连接，在形成源极区10和所述源电极14之间，本实施例的制备方法还包括：在源极区10和栅极8上形成绝缘层12，再对绝缘层12进行开口处理，形成位于体区9中的具有第二导电类型的体接触区11，最后在所述开口中形成金属插塞13，使得源电极14通过金属插塞13耦合至体接触区11。此外，所述制备方法还包括减薄衬底1的背面(与堆叠外延层相对的一面)，然后再在所述背面形成漏电极15。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。