半导体器件的制作方法

技术领域

本发明构思的一些实施例涉及一种半导体器件。

背景技术：

已经提出了多栅极晶体管作为小型化技术之一以提高半导体器件的密度。在多栅极晶体管中，鳍状或纳米线状的硅体形成在基底上，栅极形成在硅体的表面上。

这样的多栅极晶体管由于使用三维沟道而使得易于小型化。此外，可以在不需要增加多栅极晶体管的栅极长度的情况下增强多栅极晶体管的电流控制能力。此外，利用多栅极晶体管有效地抑制沟道区的电位受漏极电压影响的现象的短沟道效应(SCE)。

技术实现要素：

根据本发明构思的一些实施例，提供了一种利用隔离膜切割栅电极得到增强的性能的半导体器件。

根据本发明构思的一方面，提供了一种半导体器件，所述半导体器件包括：鳍型图案，沿第一方向延伸；器件隔离膜，围绕鳍型图案的同时暴露鳍型图案的上部；栅电极，在器件隔离膜和鳍型图案上沿与第一方向相交的第二方向延伸；栅极隔离膜，将栅电极沿第二方向隔离开并包括第一材料；层间绝缘膜，在所述器件隔离膜上，填充鳍型图案的侧表面并包括不同于第一材料的第二材料。

在一些实施例中，所述半导体器件还包括：第二沟槽，在鳍型图案和第一栅极隔离膜之间；第三栅极隔离膜，在第二沟槽中。

根据本发明构思的另一方面，提供了一种半导体器件，所述半导体器件包括：第一栅电极，沿第一方向延伸；第一栅极隔离膜，将第一栅电极隔离开并沿与第一方向相交的第二方向延伸；第二栅极隔离膜，将第一栅电极隔离开，沿第二方向延伸，并沿第一方向与第一栅极隔离膜分隔开；第一有源区，形成在第一栅极隔离膜和第二栅极隔离膜之间；第三栅极隔离膜，形成在第一有源区和第一栅极隔离膜之间，其中，在第一栅极隔离膜和第三栅极隔离膜之间不形成有源区。

根据本发明构思的另一方面，提供了一种半导体器件，所述半导体器件包括：第一栅电极和第二栅电极，沿第一方向平行于彼此延伸，并沿与第一方向相交的第二方向彼此分隔开；第一栅极隔离膜，沿第二方向延伸，将第一栅电极沿第一方向隔离开，并将第二栅电极沿第一方向隔离开；第二栅极隔离膜，沿第二方向延伸，将第一栅电极沿第一方向隔离开，将第二栅电极沿第一方向隔离开，并沿第一方向与第一栅极隔离膜分隔开；第三栅极隔离膜，沿第二方向延伸，将第一栅电极沿第一方向隔离开，且形成在第一栅极隔离膜与第二栅极隔离膜之间；第四栅极隔离膜，沿第二方向延伸，将第二栅电极沿第一方向隔离开，形成在第一栅极隔离膜与第二栅极隔离膜之间，并与第三栅极隔离膜分隔开。

在一些实施例中，所述半导体器件还包括：第三栅电极，与第一栅电极和第二栅电极平行地沿第一方向延伸，并沿第二方向与第一栅电极和第二栅电极分隔开；第五栅极隔离膜，沿第二方向延伸，将第三栅电极沿第一方向隔离开，并形成在第一栅极隔离膜与第二栅极隔离膜之间。

根据本发明构思的另一方面，提供了一种半导体器件，所述半导体器件包括：第一栅电极，沿第一方向延伸；第一层间绝缘膜，围绕第一栅电极的侧表面；第一沟槽，将第一栅电极和第一层间绝缘膜隔离开，并沿与第一方向相交的第二方向延伸；第一隔离膜，填充第一沟槽；第二沟槽，将第一栅电极和第一层间绝缘膜隔离开，沿第二方向延伸，并沿第一方向与第一沟槽分隔开；第二隔离膜，填充第二沟槽；第一有源区，形成在第一栅极隔离膜和第二栅极隔离膜之间；第三沟槽，形成在第一栅极隔离膜和第二栅极隔离膜之间，并沿第二方向延伸；第三隔离膜，填充第三沟槽。

根据本发明构思的另一方面，提供了一种半导体器件，所述半导体器件包括：多个栅电极，沿第一方向延伸；第一栅极隔离膜，将多个栅电极中的至少一个栅电极的一部分隔离开，并沿与第一方向相交的第二方向延伸；第二栅极隔离膜，将多个栅电极中的至少一个栅电极的一部分隔离开，沿第二方向延伸，并沿第一方向与第一栅极隔离膜分隔开；第一有源区，在第一栅极隔离膜和第二栅极隔离膜之间；第三栅极隔离膜，在第一有源区和第一栅极隔离膜之间，并将多个栅电极中的至少一个栅电极隔离开。第三栅极隔离膜沿第一方向与第一栅极隔离膜叠置，并沿第二方向与第二栅极隔离膜分隔开。

附图说明

通过如附图所示的发明构思的优选实施例的更具体的描述，发明构思的前述及其它特征和优点将是清楚的，在附图中，相同的附图标记在不同的视图中指代相同的部件。附图未必按比例绘制，而将重点放在示出发明构思的原理。

图1是根据本发明构思的一些示例实施例的半导体器件的布局图。

图2是沿着图1的线A-A'截取的剖视图。

图3是沿着图1的线B-B'截取的剖视图。

图4是沿着图1的线C-C'截取的剖视图。

图5是示出隔离膜图案的长度对有源区的影响的布局图。图6是表示依赖于图5的距离的目标有源区的阈值电压(Vt)变化的曲线图。图7是示出到隔离膜图案的距离对有源区的影响的布局图。图8是表示依赖于图7的距离的目标有源区的阈值电压(Vt)变化的曲线图。

图9和图10是示出根据本发明构思的一些示例实施例的半导体器件的剖视图。

图11是根据本发明构思的一些示例实施例的半导体器件的布局图。

图12是根据本发明构思的一些示例实施例的半导体器件的布局图。

图13是根据本发明构思的一些示例实施例的半导体器件的布局图。

图14是根据本发明构思的一些示例实施例的半导体器件的布局图。

图15是根据本发明构思的一些示例实施例的半导体器件的布局图。

图16是沿着图15的线D-D'截取的剖视图。

图17是根据本发明构思的一些示例实施例的半导体器件的布局图。

图18是包括根据本发明构思的示例实施例的半导体器件的片上系统(SoC)系统的框图。

图19是包括根据本发明构思的示例实施例的半导体器件的电子系统的框图。

具体实施方式

将参照图1至图8描述根据一些示例实施例的半导体器件。

图1是根据本发明构思的一些示例实施例的半导体器件的布局图。图2是沿着图1的线A-A'截取的剖视图。图3是沿着图1的线B-B'截取的剖视图。图4是沿着图1的线C-C'截取的剖视图。

参照图1至图4，根据一些示例实施例的半导体器件可以包括：基底10、第一鳍型图案F1至第四鳍型图案F4、第二浅沟槽ST1和第二浅沟槽ST2、第一沟槽T1至第三沟槽T3、器件隔离膜(即，第一层间绝缘膜20)、第二层间绝缘膜30、第一栅电极G1至第八栅电极G8、第一栅极绝缘膜130和第二栅极绝缘膜140、栅极分隔件160、源极/漏极E1以及第一隔离膜图案I1至第六隔离膜图案I6。

例如，基底10可以是体硅(bulk silicon)或绝缘体上硅(SOI)。基底10可以是例如硅基底或者可包括例如其它基底(诸如，硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓)。例如，基底10可以是其上形成有外延层的基础基底。

第一鳍型图案F1至第四鳍型图案F4可以沿第一方向X纵向延伸。第一鳍型图案F1至第四鳍型图案F4具有沿第一方向X延伸的长度，所述长度大于第一鳍型图案F1至第四鳍型图案F4沿第二方向Y延伸的宽度。如图1中所示，虽然示例实施例不限于此，但是第一鳍型图案F1至第四鳍型图案F4可以具有矩形形状。在第一鳍型图案F1至第四鳍型图案F4具有矩形形状时，第一鳍型图案F1至第四鳍型图案F4可以包括沿第一方向X延伸的长边和沿第二方向Y延伸的短边。在这样的实施例中，第二方向Y不与第一方向X平行，而是与第一方向X相交。第二方向Y基本上垂直于第一方向X。

第一鳍型图案F1至第四鳍型图案F4可以沿第二方向Y彼此分隔开。在这样的实施例中，第一鳍型图案F1和第二鳍型图案F2可以由第一节距P1分隔开。第二鳍型图案F2和第三鳍型图案F3可以由第二节距P2分隔开。第三鳍型图案F3和第四鳍型图案F4可以由第三节距P3分隔开。

第一节距P1和第三节距P3可以比第二节距P2窄。即，第二鳍型图案F2与第三鳍型图案F3之间的节距P2可以被形成为比在其它鳍型图案之间的节距(例如，节距P1和节距P3)宽。

第一鳍型图案F1和第二鳍图案F2可以由第一浅沟槽ST1来限定。第一浅沟槽ST1可以形成在第一鳍型图案F1与第二鳍型图案F2之间。第三鳍型图案F3和第四型鳍图案F4可以由第二浅沟槽ST2来限定。第二浅沟槽ST2可以形成在第三鳍型图案F3与第四鳍型图案F4之间。第一鳍型图案F1可以形成在第二沟槽T2与第一浅沟槽ST1之间。第二鳍型图案F2可以形成在第一浅沟槽ST1与第一沟槽T1之间。第三鳍型图案F3可以形成在第一沟槽T1与第二浅沟槽ST2之间。第四鳍型图案F4可以形成在第二浅沟槽ST2与第三沟槽T3之间。即，第一鳍型图案F1和第二鳍型图案F2由第一沟槽T1、第二沟槽T2和第一浅沟槽ST1来限定，第三鳍型图案F3和第四型鳍图案F4由第一沟槽T1、第三沟槽T3和第二浅沟槽ST2来限定。

第一浅沟槽ST1和第二浅沟槽ST2的深度可以等于或小于第一沟槽T1至第三沟槽T3的深度。此外，第一浅沟槽ST1和第二浅沟槽ST2的宽度可以小于第一沟槽T1至第三沟槽T3的宽度。因此，器件隔离膜(即，形成在第一沟槽T1至第三沟槽T3中的第一层间绝缘膜20)的体积可以大于形成在第一浅沟槽ST1和第二浅沟槽ST2中的第一层间绝缘膜20的体积。

第一鳍型图案F1和第二鳍型图案F2可以由第一浅沟槽ST1彼此分隔开。第二鳍型图案F2和第三鳍型图案F3可以由第一沟槽T1分隔开。第三鳍型图案F3和第四鳍型图案F4可以由第二浅沟槽ST2分隔开。

第一浅沟槽ST1可以形成在第一鳍型图案F1的面对第二鳍型图案F2的侧表面上。第二沟槽T2可以形成在第一鳍型图案F1的与在其上形成第一浅沟槽ST1的侧表面相对的侧表面上。第二浅沟槽ST2可以形成在第三鳍型图案F3的面对第四鳍型图案F4的侧表面以及第四鳍型图案F4的面对第三鳍型图案F3的侧表面上。第三沟槽T3可以形成在第四鳍型图案F4的不与第二浅沟槽ST2接触的侧表面(即，与在其上形成第二浅沟槽ST2的侧表面相对的侧表面)上。第一沟槽T1可以形成在第二鳍型图案F2的面对第三鳍型图案F3的侧表面以及第三鳍型图案F3的面对第二鳍型图案F2的侧表面上。

例如，第一鳍型图案F1至第四鳍型图案F4可以通过蚀刻基底10的一部分来形成，并且可以包括例如从基底10生长的外延层。例如，第一鳍型图案F1至第四鳍型图案F4可以包括诸如硅或锗的元素半导体材料。此外，第一鳍型图案F1至第四鳍型图案F4可以包括例如化合物半导体，诸如，第IV-IV族化合物半导体或者第III-V族化合物半导体。

在第一鳍型图案F1至第四鳍型图案F4包括第IV-IV族化合物半导体的实施例中，例如，第一鳍型图案F1至第四鳍型图案F4可以是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或者掺杂有IV族元素的这些化合物。

在第一鳍型图案F1至第四鳍型图案F4包括第III-V族化合物半导体的实施例中，例如，第一鳍型图案F1至第四鳍型图案F4可以是通过将可为铝(Al)、镓(Ga)和铟(In)中的至少一种的第III族元素与可为磷(P)、砷(As)和锑(Sb)中的一种的第V族元素结合而形成的二元化合物、三元化合物或四元化合物。

在根据一些示例实施例的半导体器件中，假设第一鳍型图案F1至第四鳍型图案F4包括硅。

第一层间绝缘膜20可以填充第一沟槽T1至第三沟槽T3的一部分以及第一浅沟槽ST1和第二浅沟槽ST2的一部分。第一层间绝缘膜20可以围绕第一鳍型图案F1至第四鳍型图案F4的一部分侧表面。第一鳍型图案F1至第四鳍型图案F4可以比第一层间绝缘膜20的上表面更进一步向上突出。

例如，第一层间绝缘膜20可以包括氧化硅、氮化硅、氮氧化硅和具有比氧化硅小的介电常数的低k介电材料中的至少一种。例如，低k介电材料可以包括可流动氧化物(FOX)、Tonen硅氮烷(Tonen silazen，TOSZ)、未掺杂的硅玻璃(USG)、硼硅石玻璃(BSG)、磷硅石玻璃(PSG)、硼磷硅石玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟化硅酸盐玻璃(FSG)、碳掺杂的氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合；然而，本发明构思不限于此。

第一层间绝缘膜20可以具有特定的应力特性。即，由于第一层间绝缘膜20的体积因沉积之后的热处理工艺而收缩，所以第一层间绝缘膜20可以具有拉应力特性。第一鳍型图案F1至第四鳍型图案F4的侧壁的斜率可以根据第一层间绝缘膜20的体积由第一层间绝缘膜20的拉应力特性来确定。即，当第一层间绝缘膜20的体积在鳍型图案的两个侧表面上有所不同时，鳍型图案的斜率会随着体积差的增大而增大。这是因为较大体积的第一层间绝缘膜20的收缩率比较小体积的第一层间绝缘膜20的收缩率小的结果。

具体地讲，第一鳍型图案F1至第四鳍型图案F4的侧壁可以分别沿朝向第一沟槽T1、第二沟槽T2和第三沟槽T3延伸的方向倾斜。

即，第一鳍型图案F1的侧壁可以沿朝向第二沟槽T2延伸的方向倾斜，第二鳍型图案F2和第三鳍型图案F3的侧壁可以沿朝向第一沟槽T1延伸的方向倾斜，第四鳍型图案F4的侧壁可以沿朝向第三沟槽T3的方向倾斜。

即，第一鳍型图案F1的在第二沟槽T2方向的方向上的升角为第一角度θ1，第二鳍型图案F2和第三鳍型图案F3的在第一沟槽T1方向的方向上的升角分别为第二角度θ2和第三角度θ3，第四鳍型图案F4的在第三沟槽T3方向的方向上的升角为第四角度θ4。第一角度θ1至第四角度θ4可以是锐角。即，第一鳍型图案F1、第二鳍型图案F2、第三鳍型图案F3和第四鳍型图案F4可以是倾斜的。

然而，示例实施例不限于此，因此，第一鳍型图案F1至第四鳍型图案F4可以不是倾斜的，而是形成在竖直方向上，即，形成在相对于基底10的水平延伸方向基本上垂直的延伸方向上。

第一有源区ACT1可以包括第一鳍型图案F1和第二鳍型图案F2。第一有源区ACT1可以包括第一浅沟槽ST1、第二沟槽T2的一部分和第一沟槽T1的一部分。

第二有源区ACT2可以包括第三鳍型图案F3和第四鳍型图案F4。第二有源区ACT2可以包括第二浅沟槽ST2、第一沟槽T1的一部分和第三沟槽T3的一部分。

第一有源区ACT1和第二有源区ACT2可以沿第二方向Y彼此分隔开。第一有源区ACT1和第二有源区ACT2可以由第一沟槽T1的一部分彼此分隔开。在这个实施例中，第一有源区ACT1和第二有源区ACT2可以具有彼此不同的导电类型。即，在第一有源区ACT1和第二有源区ACT2中的晶体管可以具有彼此不同的导电类型。具体地讲，第一有源区ACT1和第二有源区ACT2可以分别包括N型晶体管和P型晶体管。然而，示例实施例不限于上面提供的示例。

第一栅电极G1至第八栅电极G8可以沿第二方向Y延伸。第一栅电极G1至第八栅电极G8可以沿第一方向X彼此分隔开。在这种情况下，第一栅电极G1至第八栅电极G8之间的节距可以是常数。然而，示例实施例不限于上面给出的示例。

第一栅电极G1至第八栅电极G8可以分别包括被第一隔离膜图案I1至第六隔离膜图案I6隔离开的区域。具体地讲，第一栅电极G1可以包括被第五隔离膜图案I5隔离开的第一区域G1-1和第二区域G1-2。即，第一区域G1-1与第二区域G1-2被第五隔离膜图案I5分隔开。第二栅电极G2可以包括被第五隔离膜图案I5隔离开的第一区域G2-1和第二区域G2-2。即，第一区域G2-1与第二区域G2-2被第五隔离膜图案I5分隔开。第三栅电极G3可以包括被第五隔离膜图案I5隔离开的第一区域G3-1和第二区域G3-2。即，第一区域G3-1与第二区域G3-2被第五隔离膜图案I5分隔开。

第四栅电极G4可以包括被第三隔离膜图案I3和第四隔离膜图案I4隔离开的第一区域G4-1、第二区域G4-2和第三区域G4-3。即，第三隔离膜图案I3可以使第一区域G4-1和第二区域G4-2隔离开，第四隔离膜图案I4可以使第二区域G4-2和第三区域G4-3隔离开。即，第一区域G4-2和第二区域G4-2可被第三隔离膜图案I3分隔开，第二区域G4-2和第三区域G4-3可被第四隔离膜图案I4分隔开。

第五栅电极G5可以包括被第三隔离膜图案I3和第四隔离膜图案I4隔离开的第一区域G5-1、第二区域G5-2和第三区域G5-3。即，第三隔离膜图案I3可以隔离开第一区域G5-1和第二区域G5-2，第四隔离膜图案I4可以隔离开第二区域G5-2和第三区域G5-3。即，第一区域G5-2和第二区域G5-2可被第三隔离膜图案I3分隔开，第二区域G5-2和第三区域G5-3可被第四隔离膜图案I4分隔开。

第六栅电极G6可以包括被第六隔离膜图案I6隔离开的第一区域G6-1和第二区域G6-2。即，第一区域G6-1与第二区域G6-2被第六隔离膜图案I6分隔开。第七栅电极G7可以包括被第六隔离膜图案I6隔离开的第一区域G7-1和第二区域G7-2。即，第一区域G7-1与第二区域G7-2被第六隔离膜图案I6分隔开。第八栅电极G8可以包括被第六隔离膜图案I6隔离开的第一区域G8-1和第二区域G8-2。即，第一区域G8-1与第二区域G8-2被第六隔离膜图案I6分隔开。

各个隔离区域，即，被隔离膜图案I3、I4、I5和I6所隔离的区域可以彼此完全被物理地隔离。然而，注意的是，这种隔离指在同一竖直水平面上彼此分离，其不排除在另一水平面上通过附加结构彼此电连接。

第一栅电极G1至第八栅电极G8可以分别与第一鳍型图案F1至第四鳍型图案F4相交。即，第一栅电极G1至第八栅电极G8中的每个可以包括与彼此分隔开的第一鳍型图案F1至第四鳍型图案F4的每个叠置的部分。第一鳍型图案F1至第四鳍型图案F4分别可以包括与第一栅电极G1至第八栅电极G8叠置的部分和不与第一栅电极G1至第八栅电极G8叠置的部分。

参照图1和图2，例如，第一鳍型图案F1可以包括与第六栅电极G6叠置的第一部分F1-1和不与第六栅电极G6叠置的第二部分F1-2。第一鳍型图案F1的第二部分F1-2可以参照第一鳍型图案F1的第一部分F1-1为中心沿第一方向X设置在相对侧上。即，第二部分F1-2沿第一鳍型图案F1设置在第一方向X上相邻的栅电极之间。与第一鳍型图案F1类似，第二鳍型图案F2至第四鳍型图案F4可以与第六栅电极G6叠置。同样，第一栅电极G1至第五栅电极G5，第七栅电极G7至第八栅电极G8可以与第一鳍型图案F1至第四鳍型图案F4叠置。

将参照图2和图3来描述示例实施例。图2和图3中的栅电极200、201的第一区域200和第二区域201分别表示图1中第六栅电极G6的第一区域G6-1和第二区域G6-2。为便于说明，将一同提及附图标记。在一些示例实施例中，第一栅电极G1至第五栅电极G5以及第七栅电极G7至第八栅电极G8可以在第二方向(Y)的截面中全部具有相同形状，沿栅电极G6截取的剖视图将作为示例来描述。

参照图2和图3，第六栅电极G6的第一区域200(G6-1)可以包括第一功函数金属210和第一填充金属220。第一功函数金属210能够调整功函数，第一填充金属220填充由第一功函数金属210形成的空间。例如，第一功函数金属210可以是N型功函数金属、P型功函数金属或者它们的组合。

在一些示例性实施例中，包括第六栅电极G6的第一区域200(G6-1)的第一有源区ACT1可以是N型有源区域，在这样的实施例中，第一功函数金属210可以是N型功函数金属。例如，第一功函数金属210可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN及其组合中的至少一种；然而，本发明构思不限于此。此外，第一填充金属220可以包括例如W、Al、Cu、Co、Ti、Ta、多晶硅、SiGe和金属合金中的至少一种；然而，本发明构思不限于此。

第六栅电极G6的第二区域201(G6-2)可以包括第二功函数金属211和第二填充金属221。第二功函数金属211能够调整功函数，第二填充金属221填充由第二功函数金属211形成的空间。例如，第二功函数金属211可以是N型功函数金属、P型功函数金属或者它们的组合。

在一些示例实施例中，包括第六栅电极G6的第二区域201(G6-2)的第二有源区域ACT2可以是P型有源区域。在这样的实施例中，第二功函数金属211可以是N型功函数金属和P型功函数金属的组合。例如，第二功函数金属211可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN及其组合中的至少一种；然而，本发明构思不限于此。此外，第二填充金属221可以包括例如W、Al、Cu、Co、Ti、Ta、多晶硅、SiGe和金属合金中的至少一种；然而，本发明构思不限于此。

例如，第六栅电极G6的第一区域200(G6-1)和第二区域201(G6-2)可以通过使用置换工艺或后栅极工艺来形成；然而，本发明构思不限于此。

栅极绝缘膜130和140可以包括界面膜130和高k介电膜140。界面膜130和高k介电膜140可以形成在第一鳍型图案F1至第四鳍型图案F4与第六栅电极G6的第一区域200(G6-1)之间以及在第一鳍型图案F1至第四鳍型图案F4与第六栅电极G6的第二区域201(G6-2)之间。高k介电膜140可以形成在第一层间绝缘膜20与第六栅电极G6的第一区域200(G6-1)之间以及第一层间绝缘膜20与第六栅电极G6的第二区域201(G6-2)之间。界面膜130可以通过使第一鳍型图案F1至第四鳍型图案F4的一部分氧化来形成。界面膜130可以沿着比第一层间绝缘膜20的上表面更进一步向上突出的第一鳍型图案F1至第四鳍型图案F4的轮廓来形成。在第一鳍型图案F1至第四鳍型图案F4为包括硅的硅鳍型图案的实施例中，界面膜130可以包括氧化硅膜。

如图3所示，界面膜130可以不沿第一层间绝缘膜20的上表面形成而仅沿第一鳍型图案F1至第四鳍型图案F4的上表面形成；然而，本发明构思不限于此。根据形成界面膜130的方法，界面膜130可以沿第一层间绝缘膜20的上表面形成。

在可选的实施例中，当第一层间绝缘膜20包括氧化硅并且当包括在第一层间绝缘膜20中的氧化硅具有与包括在界面膜130中的氧化硅膜的性质不同的性质时，也可以沿第一层间绝缘膜20的上表面形成界面膜130。

高k介电膜140可以形成在界面膜130与第六栅电极G6的第一区域200(G6-1)之间以及界面膜130与第六栅电极G6的第二区域201(G6-2)之间。高k介电膜140可以沿着比第一层间绝缘膜20的上表面更进一步向上突出的第一鳍型图案F1至第四鳍型图案F4的轮廓来形成。此外，高k介电膜140可以形成在第六栅电极G6的第一区域200(G6-1)与第一层间绝缘膜20之间以及第六栅电极G6的第二区域201(G6-2)与第一层间绝缘膜20之间。

例如，高k介电膜140可以包括具有比氧化硅膜高的介电常数的高k介电材料。例如，高k介电膜140可以包括氮氧化硅、氮化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和锌铌酸铅中的一种或更多种；然而，本发明构思不限于此。

栅极分隔件160可以设置在第六栅电极G6的第一区域200(G6-1)的沿第二方向Y延伸的侧壁和第六栅电极G6的第二区域201(G6-2)的沿第二方向Y延伸的侧壁上。栅极分隔件160可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO₂)、硅氧碳氮化物(SiOCN)及其组合中的至少一种。

栅极分隔件160作为示例被示出为单层膜，但是栅极分隔件160可以是在其中堆叠多层膜的多个分隔件。根据制造工艺和用途，栅极分隔件160的形状和形成栅极分隔件160的多个分隔件的各自的形状可以是I形或是L形或者是它们的组合。

参照图2，源极/漏极E1可以形成在第六栅电极G6的第一区域200(G6-1)沿第一方向X的相对侧上，并且形成在第一鳍型图案F1至第四鳍型图案F4上。源极/漏极E1可以分别形成在第一鳍型图案F1至第四鳍型图案F4上。源极/漏极E1可以接触栅极分隔件160的部分侧壁和栅极分隔件160的部分底表面。

源极/漏极E1可以形成在第一鳍型图案F1的第二部分F1-2上。同样的，源极/漏极可以分别形成在第二鳍型图案F2至第四鳍型图案F4上。

例如，源极/漏极E1可以包括通过外延形成的外延层。此外，源极/漏极E1可以是抬升的源极/漏极。例如，源极/漏极E1可以是SiGe外延层或Si外延层。然而，示例实施例不限于此。

源极/漏极E1可以填充在第一鳍型图案F1的第二部分F1-2中形成的凹槽F1r。同样的，第二鳍型图案F2至第四鳍型图案F4的凹槽可以分别被源极/漏极填充。

在根据示例实施例的半导体器件在第一有源区ACT1中为N型晶体管时，源极/漏极E1可以包括拉应力材料。例如，当第一鳍型图案F1和第二鳍型图案F2为硅时，源极/漏极E1可以是例如SiC的材料，该材料具有比第一鳍型图案F1和第二鳍型图案F2的硅小的晶格常数。例如，拉应力材料可以通过将拉应力运用在第一鳍型图案F1和第二鳍型图案F2上来增强在沟道区中的载流子的迁移率。

在根据示例实施例的半导体器件在第二有源区ACT2中为P型晶体管时，源极/漏极可以包括压应力材料。例如，压应力材料可以是诸如SiGe的材料，该材料具有比第三鳍型图案F3和第四鳍型图案F4的硅Si大的晶格常数。例如，压应力材料可以通过将压应力运用在第三鳍型图案F3和第四鳍型图案F4上来增强在沟道区中的载流子的迁移率。

参照图1和图4，第一隔离膜图案I1至第六隔离膜图案I6可以分别将第一栅电极G1至第八栅电极G8的一部分与第一栅电极G1至第八栅电极G8的其它部分隔离开。具体地讲，第一隔离膜图案I1至第六隔离膜图案I6可以形成为填充在第一层间绝缘膜20、第二层间绝缘膜30以及第一栅电极G1至第八栅电极G8内形成的沟槽。

即，第一隔离膜图案I1至第六隔离膜图案I6的下表面可以低于第一层间绝缘膜20的上表面。此外，第一隔离膜图案I1至第六隔离膜图案I6的上表面可以与第一栅电极G1至第八栅电极G8的上表面相同(即，处于相同水平)。这可以是平坦化工艺的结果，但本发明构思不限于此。此外，第一隔离膜图案I1至第六隔离膜图案I6的上表面可以与第二层间绝缘膜30的上表面相同(即，处于相同水平)。这可以是平坦化工艺的结果，但本发明构思不限于此。

第一隔离膜图案I1可以使第一栅电极G1至第八栅电极G8中的每个的一部分隔离开。第一隔离膜图案I1可以沿第一方向X延伸。第一隔离膜图案I1可以用一个单独的图案把第一栅电极G1至第八栅电极G8中的全部栅电极的一部分隔离开。因此，可以由第一隔离膜图案I1来限定第一栅电极G1至第八栅电极G8的第一区域G1-1至G8-1。即，第一栅电极G1至第八栅电极G8的第一区域G1-1至G8-1中的每个沿第二方向Y的一端可以与第一隔离膜图案I1相接触。

第二隔离膜图案I2可以使第一栅电极G1至第八栅电极G8中的每个的一部分隔离开。第二隔离膜图案I2可以沿第一方向X延伸。第二隔离膜图案I2可以用一个单独的图案把第一栅电极G1至第八栅电极G8中的全部栅电极的一部分隔离开。因此，可以分别限定第一栅电极G1至第三栅电极G3的第二区域G1-2至G3-2、第六栅电极G6至第八栅电极G8的第二区域G6-2至G8-2以及第四栅电极G4和第五栅电极G5的第三区域G4-3和G5-3。即，第一栅电极G1至第三栅电极G3的第二区域G1-2至G3-2、第六栅电极G6至第八栅电极G8的第二区域G6-2至G8-2以及第四栅电极G4和第五栅电极G5的第三区域G4-3和G5-3沿第二方向Y的一端可以分别与第二隔离膜图案I2相接触。

第三隔离膜图案I3可以使第四栅电极G4和第五栅电极G5中的每个的一部分隔离开。第三隔离膜图案I3可以沿第一方向X延伸并且可以与第四栅电极G4和第五栅电极G5相接触，但是不会与第一栅电极G1至第三栅电极G3和第六栅电极G6至第八栅电极G8相接触。第三隔离膜图案I3可以使第四栅电极G4的第一区域G4-1与第二区域G4-2隔离开。第三隔离膜图案I3可以使第五栅电极G5的第一区域G5-1与第二区域G5-2隔离开。即，第四栅电极G4和第五栅电极G5的第一区域G4-1和G5-1沿第二方向Y的另一端可以与第三隔离膜图案I3相接触。此外，第四栅电极G4和第五栅电极G5的第二区域G4-2和G5-2的一端可以与第三隔离膜图案I3相接触。

第三隔离膜图案I3可以形成在第一隔离膜图案I1与第一有源区ACT1之间。即，可以在第一有源区域ACT1的一侧表面上形成双重图案，即，叠置的第三隔离膜图案I3和第一隔离膜图案I1。结果，第一有源区ACT1与隔离膜图案(例如，第一隔离膜图案I1)之间在第一栅电极G1至第三栅电极G3和第六栅电极G6至第八栅电极G8中分隔开的距离a1可以大于第一有源区ACT1与隔离膜图案(例如，第三隔离膜图案I3)在第四栅电极G4和第五栅电极G5中分隔开的距离a2。

第四隔离膜图案I4可以使第四栅电极G4和第五栅电极G5中的每个的一部分隔离开。第四隔离膜图案I4可以沿第一方向X延伸并且可以与第四栅电极G4和第五栅电极G5相接触，但是不会与第一栅电极G1至第三栅电极G3和第六栅电极G6至第八栅电极G8相接触。第四隔离膜图案I4可以使第四栅电极G4的第二区域G4-2与第三区域G4-3隔离开。第四隔离膜图案I4可以使第五栅电极G5的第二区域G5-2与第三区域G5-3隔离开。即，第四栅电极G4和第五栅电极G5的第二区域G4-2和G5-2的沿第二方向Y的另一端可以与第四隔离膜图案I4相接触。此外，第四栅电极G4和第五栅电极G5的第三区域G4-3和G5-3的另一端可以与第四隔离膜图案I4相接触。

第四隔离膜图案I4可以形成在第二隔离膜图案I2与第二有源区ACT2之间。即，可以在第二有源区域ACT2的一侧表面上形成双重图案，即，叠置的第四隔离膜图案I4和第二隔离膜图案I2。

第三隔离膜图案I3和第四隔离膜图案I4可被布置为在第二方向Y上彼此叠置。即，第三隔离膜图案I3和第四隔离膜图案I4可以参照第一沟槽T1形成在对应的位置处。结果，第二有源区ACT2与隔离膜图案(例如，第二隔离膜图案I2)之间在第一栅电极G1至第三栅电极G3和第六栅电极G6至第八栅电极G8中分隔开的距离可以大于第二有源区ACT2与隔离膜图案(例如，第四隔离膜图案I4)在第四栅电极G4和第五栅电极G5中分隔开的距离。

第五隔离膜图案I5可以使第一栅电极G1至第三栅电极G3的一部分隔离开。第五隔离膜图案I5可以沿第一方向X延伸并且可以与第一栅电极G1至第三栅电极G3相接触，但是不会与第四栅电极G4至第八栅电极G8相接触。第五隔离膜图案I5可以分别使第一栅电极G1至第三栅电极G3的第一区域G1-1至G3-1与第二区域G1-2至G3-2隔离开。即，第一栅电极G1至第三栅电极G3的第一区域G1-1、G2-1和G3-1沿第二方向Y的另一端可以与第五隔离膜图案I5相接触。此外，第一栅电极G1至第三栅电极G3的第二区域G1-2、G2-2和G3-2的另一端可以与第五隔离膜图案I5相接触。

第六隔离膜图案I6可以使第六栅电极G6至第八栅电极G8的一部分隔离开。第六隔离膜图案I6可以沿第一方向X延伸并且可以与第六栅电极G6至第八栅电极G8相接触，但是不会与第一栅电极G1至第五栅电极G5相接触。第六隔离膜图案I6可以分别使第六栅电极G6至第八栅电极G8的第一区域G6-1至G8-1与第二区域G6-2至G8-2隔离开。即，第六栅电极G6至第八栅电极G8的第一区域G6-1、G7-1和G8-1沿第二方向Y的另一端可以与第六隔离膜图案I6相接触。此外，第六栅电极G6至第八栅电极G8的第二区域G6-2、G7-2和G8-2的另一端可以与第六隔离膜图案I6相接触。

第五隔离膜图案I5和第六隔离膜图案I6可以布置在第一有源区ACT1与第二有源区ACT2之间。第五隔离膜图案I5和第六隔离膜图案I6可被布置为在第一方向X上彼此叠置。即，第五隔离膜图案I5和第六隔离膜图案I6可以参照第四栅电极G4和第五栅电极G5形成在对应的位置处。

如图1所示，第一空区域V1可被限定在第五隔离膜图案I5和第六隔离膜图案I6不可延伸的部分处。即，第一空区域V1可以沿第一方向X布置在第五隔离膜图案I5与第六隔离膜图案I6之间。第一空区域V1可被限定在与下列区域叠置的位置处：即，第三隔离膜图案I3和第四隔离膜图案I4沿第二方向Y叠置的区域；以及第五隔离膜图案I5和第六隔离膜图案I6沿第一方向X叠置的区域。

第一空区域V1的存在可以分别防止第四栅电极G4的第二区域G4-2和第五栅电极G5的第二区域G5-2被隔离。因此，第四栅电极G4和第五栅电极G5可被分别包括在第一有源区ACT1和第二有源区ACT2中。即，第四栅电极G4的第二区域G4-2和第五栅电极G5的第二区域G5-2可被分别包括在第一有源区ACT1和第二有源区ACT2两者中。在根据一些示例实施例的半导体器件中，在第四栅电极G4和第五栅电极G5可以构成存在PMOS和NMOS两者的CMOS的情况下，第一有源区ACT1可以是N型有源区，第二有源区ACT2可以是P型有源区。

第二层间绝缘膜30以及第一隔离膜图案I1至第六隔离膜图案I6可以由不同的材料来形成。第二层间绝缘膜30以及第一隔离膜图案I1至第六隔离膜图案I6可以具有彼此不同的应力特性。例如，第二层间绝缘膜30可以具有拉应力特性，而第一隔离膜图案I1至第六隔离膜图案I6可以具有压应力特性。因此，根据第一隔离膜图案I1至第六隔离膜图案I6的布局位置，施加到第一有源区ACT1和第二有源区ACT2上的应力可以彼此不同。

此外，第二层间绝缘膜30以及第一隔离膜图案I1至第六隔离膜图案I6可以具有彼此相同的应力特性。在这样的实施例中，即便是相同的应力特性也可以具有彼此不同的强度。例如，第二层间绝缘层30可以具有比第一隔离膜图案I1至第六隔离膜图案I6的应力强度弱的应力强度。因此，根据第一隔离膜图案I1至第六隔离膜图案I6的布局位置，施加到第一有源区ACT1和第二有源区ACT2上的应力可以彼此不同。

结果，在第一有源区ACT1和第二有源区ACT2中的晶体管的阈值电压会由于应力的影响而不同，这将在下面进行详细的解释。

图5至图8是示出晶体管的阈值电压的依赖于根据一些示例实施例的半导体器件的隔离膜图案的位置的变化的视图。具体地讲，图5是示出隔离膜图案的长度对有源区的影响的布局图，图6是表示根据图5的距离S1或S2的目标有源区ACT-T的阈值电压(Vt)变化的曲线图。图7是示出到隔离膜图案的距离对有源区的影响的布局图，图8是表示根据图7的距离S3或S4的目标有源区ACT-T的阈值电压(Vt)变化的曲线图。

图5和图6的示例半导体器件包括目标栅电极GT、第一相邻栅电极GC1至第六相邻栅电极GC6、目标隔离膜图案IT和目标有源区ACT-T。

参照图5，目标栅电极GT可以沿第二方向Y延伸。目标栅电极GT可以沿着第二方向Y与第一相邻栅电极GC1至第六相邻栅电极GC6平行地延伸。目标栅电极GT可以与第一相邻栅电极GC1至第六相邻栅电极GC6沿第一方向X分隔开。

第一相邻栅电极GC1至第六相邻栅电极GC6可以形成在目标栅电极GT的两个侧面。具体地讲，第一相邻栅电极GC1至第三相邻栅电极GC3可以形成在目标栅电极GT的一侧，第四相邻栅电极GC4至第六相邻栅电极GC6可以形成在目标栅电极GT的与目标栅电极GT的所述一侧相对的另一侧。目标栅电极GT和第一相邻栅电极GC1至第六相邻栅电极GC6可以沿第一方向X以相同的、恒定的节距分隔开。

虽然未示出，但是可顺序堆叠的第一层间绝缘膜20(图3)和第二层间绝缘膜30(图2)可以分别形成在目标栅电极GT和第一相邻栅电极GC1至第六相邻栅电极GC6之间。

目标有源区ACT-T可以形成为与目标栅电极GT和第二相邻栅电极GC2至第五相邻栅电极GC5叠置。然而，注意的是，上述实施例仅为示例实施例，目标有源区ACT-T的尺寸可以不限于此。

目标隔离膜图案IT可以沿第一方向X延伸。目标隔离膜图案IT可以使目标栅电极GT的部分沿第二方向Y隔离开。目标隔离膜图案IT可以使第一相邻栅电极GC1至第六相邻栅电极GC6中的每个的至少一部分沿第二方向Y隔离开。虽然图5示出目标隔离膜图案IT使第二相邻栅电极GC2至第五相邻栅电极GC5隔离开，但是这仅是示例实施例。即，目标隔离膜图案IT可以使目标栅电极GT分隔开、并且使第一相邻栅电极GC1至第六相邻栅电极GC6中的每个的至少一部分隔离开。

因此，分别从目标栅电极GT到目标隔离膜图案IT两端的距离S1和S2可以不同。因此，施加到目标有源区ACT-T上的应力可以不同，这会进而使目标有源区ACT-T的晶体管的阈值电压不同。

图6是沿着从图5的目标栅电极GT到目标隔离膜图案IT的一端的距离S1或距离S2绘制的，表示具有在图5的目标有源区ACT-T中的目标栅电极GT的半导体器件的阈值电压Vt的曲线图。

参照图6，当从目标栅电极GT到目标隔离膜图案IT的一端的距离S1或距离S2接近0时，或者当所述距离S1或距离S2增加到特定值或超过特定值(即，图6的曲线图的峰值)时，阈值电压的变化ΔVt会减小。即，当目标隔离膜图案IT根本不沿第一方向X延伸(即，当距离S1或距离S2接近0)，或者沿第一方向X延伸超出某一大的距离时，对目标有源区ACT-T的影响会减小。

从目标栅电极GT到目标隔离膜图案IT的一端的距离S1，从目标栅电极GT到目标隔离膜图案IT的另一端的距离S2可以分别独立地影响目标有源区ACT-T。因此，对目标有源区ACT-T的最终影响可被表示为叠加从目标栅电极GT到目标隔离膜图案IT的一端的距离S1的影响与从目标栅电极GT到目标隔离膜图案IT的另一端的距离S2的影响的结果。

图7和图8的示例实施例包括目标栅电极GT、第一相邻栅电极GC1至第六相邻栅电极GC6、目标隔离膜图案IT和目标有源区ACT-T。除了目标隔离膜图案IT的形状不同之外，图7中的半导体器件可以几乎类似于图5中的器件。

目标隔离膜图案IT可以沿第一方向X延伸。目标隔离膜图案IT可以使第一相邻栅电极GC1至第六相邻栅电极GC6中的每个的至少一部分沿第二方向Y隔离开。虽然图5示出目标隔离膜图案IT使第二相邻栅电极GC2至第五相邻栅电极GC5隔离开，但这仅是示例实施例。即，目标隔离膜图案IT可以像图7中示出的那样不使目标栅电极GT隔离开、而是使第一相邻栅电极GC1至第六相邻栅电极GC6的至少一部分隔离开。

目标隔离膜图案IT可以包括布置在目标栅电极GT的一侧上的第一目标隔离膜图案IT1和布置在目标栅电极GT的另一侧上的第二目标隔离膜图案IT2。

从目标栅电极GT到第二目标隔离膜图案IT2的距离S3和到第一隔离膜图案IT1的距离S4可以彼此不同。因此，施加到目标有源区ACT-T上的应力可以不同，这会进而使目标有源区ACT-T的晶体管的阈值电压Vt不同。

图8是沿着从目标栅电极GT到第二目标隔离膜图案IT2的距离S3或到第一目标隔离膜图案IT1的距离S4绘制的，表示具有在图7的目标有源区ACT-T中的目标栅电极GT的半导体器件的阈值电压Vt的曲线图。

参照图8，当从目标栅电极GT到第二目标隔离膜图案IT2的距离S3或到第一目标隔离膜图案IT1的距离S4接近0时，或者当所述距离S3或距离S4增加到特定值或超过特定值(图8的曲线图的峰值)时，阈值电压的变化ΔVt会减小。即，当目标隔离膜图案IT接触目标栅电极GT时，或者当其沿第一方向X与目标栅电极GT分隔开某一大的距离时，对目标有源区ACT-T的影响会减小。

从目标栅电极GT到第二目标隔离膜图案IT2的距离S3或到第一目标隔离膜图案IT1的距离S4可以分别独立地影响目标有源区ACT-T。因此，对目标有源区ACT-T的最终影响可被表示为叠加从目标栅电极GT到第二目标隔离膜图案IT2的距离S3的影响与到目标隔离膜图案IT1的距离S4的影响的结果。

即，其可被解释为在目标有源区ACT-T中的晶体管的阈值电压Vt根据无隔离膜图案的空区域的第一方向X的长度(S3或S4)而变化。

返回参照图1，第一空区域V1可以由第五隔离膜图案I5和第六隔离膜图案I6来形成。因此，第四栅电极G4和第五栅电极G5可以由于应力而具有阈值电压Vt的变化。因此，半导体器件的均匀性和可靠性会被第四栅电极G4和第五栅电极G5降低。

为了防止半导体器件的均匀性和可靠性的劣化，在根据一些示例实施例的半导体器件中，第三隔离膜图案I3和第四隔离膜图案I4可以形成为分别使第四栅电极G4和第五栅电极G5的一部分隔离开。因此，由第五隔离膜图案I5和第六隔离膜图案I6引起的应力与由第三隔离膜图案I3和第四隔离膜图案I4引起的应力可被抵消。结果，可以减小阈值电压的变化ΔVt。

具体地讲，因为第一有源区ACT1和第二有源区ACT2为彼此不同的导电类型，所以由于第一空区域V1引起的阈值电压的改变会在彼此相反的方向发生。因此，形成第三隔离膜图案I3和第四隔离膜图案I4的效果可以进一步最大化。

下文中，将参照图1、图2、图9和图10描述根据一些示例实施例的半导体器件。将尽可能简要的提及或者为简洁而省略与以上参照图1至图8描述的示例实施例重复的元件或操作。

图9和图10是示出根据一些示例性实施例的半导体器件的剖视图。具体地讲，图9是沿着图1的线B-B'截取的剖视图，图10是沿着图1的线C-C'截取的剖视图。

参照图1、图2、图9和图10，在根据一些示例性实施例的半导体器件中，第一隔离膜图案I1和第六隔离膜图案I6可以是多层膜，而不是图3和图4中所示的单层膜。为了方便解释，以下将第六隔离膜图案I6作为示例进行解释。第一隔离膜图案I1和第五隔离膜图案I5可以具有与在此描述的第六隔离膜图案I6相同的结构。

第六隔离膜图案I6可以包括外部隔离膜图案I6-1和内部隔离膜图案I6-2。外部隔离膜图案I6-1可以共形地形成在其中形成有第六隔离膜图案I6的沟槽的底表面和侧表面上。外部隔离膜图案I6-1可以不完全地填充第一沟槽，因此，可以在其中形成新的沟槽，即，第二沟槽。

内部隔离膜图案I6-2可以填充新的第二沟槽。即，内部隔离膜图案I6-2可以形成在外部隔离膜图案I6-1上。内部隔离膜图案I6-2可以完全地填充被外部隔离膜图案I6-1留下未填充的沟槽。

内部隔离膜图案I6-2和外部隔离膜图案I6-1可以包括彼此不同的材料。因此，内部隔离膜图案I6-2和外部隔离膜图案I6-1可以具有彼此不同的应力特性，这将进而确定第六隔离膜图案I6的整体应力特性。

即，可以根据第六隔离膜图案I6的整体应力特性来选择内部隔离膜图案I6-2和外部隔离膜图案I6-1的比例以及内部隔离膜图案I6-2和外部隔离膜图案I6-1中的每个的应力特性。

外部隔离膜图案I6-1可以包括例如多晶硅，内部隔离膜图案I6-2可以包括例如氧化硅膜。热处理会引起第六隔离膜图案I6收缩或扩展从而赋予特定强度的应力特性。

根据一些示例实施例的半导体器件可以包括第一隔离膜图案I1至第六隔离膜图案I6的复合膜，这可以允许更精确的应力调节。因此，可以使由于第一隔离膜图案I1至第六隔离膜图案I6而产生的阈值电压的变化ΔVt被最小化。

将参照图11描述根据一些示例实施例的半导体器件。将尽可能简要的提及或者为简洁而省略与以上参照图1至图10描述的示例实施例重复的元件或操作。

图11是根据一些示例实施例的半导体器件的布局图。

参照图11，根据一些示例实施例的半导体器件可以包括第一隔离膜图案I1和第二隔离膜图案I2以及第七隔离膜图案I7至第九隔离膜图案I9。

第七隔离膜图案I7可以使第一栅电极G1至第三栅电极G3的一部分隔离开。第七隔离膜图案I7可以沿第一方向X延伸并且可以与第一栅电极G1至第三栅电极G3相接触，但是可以不与第四栅电极G4至第八栅电极G8相接触。第七隔离膜图案I7可以使第一栅电极G1至第三栅电极G3的第一区域G1-1至G3-1与第二区域G1-2至G3-2隔离开。即，第一栅电极G1至第三栅电极G3的第一区域G1-1、G2-1和G3-1的在第二方向Y上的一端可以与第七隔离膜图案I7接触。此外，第一栅电极G1至第三栅电极G3的第二区域G1-2、G2-2、G3-2的一端可以与第七隔离膜图案I7相接触。

第七隔离膜图案I7可以形成在第一隔离膜图案I1与第一有源区ACT1之间。即，可以在第一有源区域ACT1的一侧表面上形成双重图案，即，叠置的第七隔离膜图案I7和第一隔离膜图案I1。结果，第一有源区ACT1与隔离膜图案(即，第一隔离膜图案I1)之间在第四栅电极G4至第五栅电极G5中分隔开的距离可以大于第一有源区ACT1与隔离膜图案(即，第七隔离膜图案I7)在第一栅电极G1至第三栅电极G3中分隔开的距离。

第八隔离膜图案I8可以使第六栅电极G6至第八栅电极G8的一部分隔离开。第八隔离膜图案I8可以沿第一方向X延伸并且可以与第六栅电极G6至第八栅电极G8相接触，但是可以不与第一栅电极G1至第五栅电极G5相接触。第八隔离膜图案I8可以使第六栅电极G6至第八栅电极G8的第一区域G6-1至G8-1与第二区域G6-2至G8-2隔离开。即，第六栅电极G6至第八栅电极G8的第一区域G6-1、G7-1和G8-1的在第二方向Y上的一端可以与第八隔离膜图案I8相接触。此外，第六栅电极G6至第八栅电极G8的第二区域G6-2、G7-2和G8-2的一端可以与第八隔离膜图案I8相接触。

第八隔离膜图案I8可以形成在第一隔离膜图案I1与第一有源区ACT1之间。即，可以在第一有源区域ACT1的一侧表面上形成双重图案，即，叠置的第八隔离膜图案I8和第一隔离膜图案I1。结果，第一有源区ACT1与隔离膜图案(即，第一隔离膜图案I1)之间在第四栅电极G4至第五栅电极G5中分隔开的距离可以大于第一有源区ACT1与隔离膜图案(即，第八隔离膜图案I8)在第六栅电极G6至第八栅电极G8中分隔开的距离。

第九隔离膜图案I9可以使第四栅电极G4和第五栅电极G5的一部分隔离开。第九隔离膜图案I9可以沿第一方向X延伸并且可以与第四栅电极G4和第五栅电极G5相接触，但是可以不与第一栅电极G1至第三栅电极G3以及第六栅电极G6至第八栅电极G8相接触。第九隔离膜图案I9可以使第四栅极G4的第一区域G4-1与第二区域G4-2隔离开，并且使第五栅电极G5的第一区域G5-1与第二区域G5-2隔离开。即，第四栅电极G4和第五栅电极G5的第一区域G4-1和G5-1的沿第二方向Y的另一端可以与第九隔离膜图案I9相接触。此外，第四栅电极G4和第五栅电极G5的第二区域G4-2和G5-2的另一端可以与第九隔离膜图案I9相接触。

第九隔离膜图案I9可以形成在第二隔离膜图案I2与第二有源区ACT2之间。即，可以在第二有源区域ACT2的一侧表面上形成双重图案，即，叠置的第九隔离膜图案I9和第二隔离膜图案I2。结果，第二有源区ACT2与隔离膜图案(即，第二隔离膜图案I2)之间在第一栅电极G1至第三栅电极G3和第六栅电极G6至第八栅电极G8中分隔开的距离可以大于第二有源区ACT2与隔离膜图案(即，第九隔离膜图案I9)在第四栅电极G4和第五栅电极G5中分隔开的距离。

如图11所示，第二空区域V2可被限定在第七隔离膜图案I7和第八隔离膜图案I8不可延伸的部分处。即，第二空区域V2可以沿第一方向X布置在第七隔离膜图案I7与第八隔离膜图案I8之间。第二空区域V2可被限定在与下列区域叠置的位置处：即，第一隔离膜图案I1和第九隔离膜图案I9沿第二方向Y叠置的区域；以及第七隔离膜图案I7和第八隔离膜图案I8沿第一方向X叠置的区域。

第二空区域V2的存在可以分别防止第四栅电极G4的第一区域G4-1和第五栅电极G5的第一区域G5-1被隔离。因此，第四栅电极G4和第五栅电极G5可分别包括在第一有源区ACT1和第二有源区ACT2中。即，第四栅电极G4的第一区域G4-1和第五栅电极G5的第一区域G5-1可被包括在第一有源区ACT1和第二有源区ACT2两者中。在根据一些示例实施例的半导体器件中，在第四栅电极G4和第五栅电极G5可以构成存在PMOS和NMOS两者的CMOS的情况下，第一有源区ACT1可以是N型有源区，第二有源区ACT2可以是P型有源区。

第二空区域V2会因为应力引起发生第四栅电极G4和第五栅电极G5的阈值电压Vt的变化。响应于这样的变化，第九隔离膜图案I9可以在与第二空区域V2相同的方向上改变阈值电压Vt。

即，这可以进一步增强第四栅电极G4和第五栅电极G5的阈值电压Vt的差异。因此，根据示例实施例的半导体器件可以通过第二空区域V2和第九隔离膜图案I9而在某一方向上调节第四栅电极G4和第五栅电极G5的阈值电压Vt。因此，可以以调节期望的阈值电压Vt为目的来设计第二空区域V2和第九隔离膜图案I9的布局。

下文中，将参照图12来描述根据一些示例实施例的半导体器件。将尽可能简要的提及或者为简洁而省略与以上参照图1至图11描述的示例实施例重复的元件或操作。

图12是根据本发明构思的一些示例实施例的半导体器件的布局图。为了方便起见，省略基底、鳍型图案、浅沟槽和沟槽的构成元件的举例说明。

参照图12，根据一些示例实施例的半导体器件包括第一栅电极G11至第六栅电极G16、第三有源区ACT3、第四有源区ACT4和第十隔离膜图案I10。

第一栅电极G11至第六栅电极G16可以沿第二方向Y延伸。第一栅电极G11至第六栅电极G16可以在第一方向X上彼此分隔开。在这样的实施例中，第一栅电极G11至第六栅电极G16之间的节距可以是常数；然而，示例实施例不限于此。

第三有源区ACT3可以包括第一栅电极G11和第二栅电极G12。第四有源区ACT4可以包括第五栅电极G15和第六栅电极G16。第三有源区ACT3和第四有源区ACT4可以不包括第三栅电极G13和第四栅电极G14。

第十隔离膜图案I10可以使第三栅电极G13和第四栅电极G14的一部分隔离开。具体地讲，第三栅电极G13可被第十隔离膜图案I10分为第一区域G13-1和第二区域G13-2。此外，第四栅电极G14可被第十隔离膜图案I10分为第一区域G14-1和第二区域G14-2。

第十隔离膜图案I10可以沿第一方向X延伸并且可以与第三栅电极G13和第四栅电极G14接触。第十隔离膜图案I10可以不与第一栅电极G11、第二栅电极G12、第五栅电极G15和第六栅电极G16相接触。第十隔离膜图案I10可以与第三有源区ACT3和第四有源区ACT4沿第一方向X叠置。第十隔离膜图案I10可以沿第一方向X布置在第三有源区ACT3与第四有源区ACT4之间。

由第十隔离膜图案I10引起的应力会形成为沿长边方向(即，第一方向X)比沿短边方向(即，第二方向Y)强。这是由于第十隔离膜图案I10的收缩率或延展率在长边方向上比在短边方向上高的结果。

因此，被布置在第三有源区ACT3与第四有源区ACT4之间的第十隔离膜图案I10造成了被施加在第三有源区ACT3和第四有源区ACT4上的较强的应力。

下文中，将参照图13来描述根据一些示例实施例的半导体器件。将尽可能简要的提及或者为简洁而省略与以上参照图1至图12描述的示例实施例重复的元件或操作。

图13是根据本发明构思的一些示例实施例的半导体器件的布局图。为了方便起见，省略基底、鳍型图案、浅沟槽和沟槽的构成元件的举例说明。

参照图13，根据一些示例实施例的半导体器件包括第一栅电极G21至第四栅电极G24、第五有源区ACT5、第六有源区ACT6和第十一隔离膜图案I11。

第一栅电极G21至第四栅电极G24可以沿第二方向Y延伸。第一栅电极G21至第四栅电极G24可以在第一方向X上彼此分隔开。在这样的实施例中，第一栅电极G21至第四栅电极G24之间的节距可以不是常数。

具体地讲，第一栅电极G21与第二栅电极G22之间的节距P4可以小于第二栅电极G22与第三栅电极G23之间的节距P5。此外，第三栅电极G23与第四栅电极G24之间的节距P6可以小于第二栅电极G22与第三栅电极G23之间的节距P5。节距P4和节距P6可以相同。即，第二栅电极G22与第三栅电极G23之间的节距P5可以是最大的节距。

第五有源区ACT5可以包括第一栅电极G21和第二栅电极G22。第六有源区ACT6可以包括第三栅电极G23和第四栅电极G24。

第十一隔离膜图案I11可以形成在第二栅电极G22与第三栅电极G23之间。作为在第二栅电极G22与第三栅电极G23之间不形成栅电极的结果，第十一隔离膜图案I11可以形成在第一层间绝缘膜20(图3)和第二层间绝缘膜30(图2)之间。

第十一隔离膜图案I11可以沿第一方向X延伸。第十一隔离膜图案I11可以不与第一栅电极G21至第四栅电极G24相接触。第十一隔离膜图案I11可以与第五有源区ACT5和第六有源区ACT6沿第一方向X叠置。第十一隔离膜图案I11可以沿第一方向X布置在第五有源区ACT5与第六有源区ACT6之间。

由第十一隔离膜图案I11引起的应力会形成为沿长边方向(即，第一方向X)比沿短边方向(即，第二方向Y)强。这是由于第十一隔离膜图案I11的收缩率或延展率在长边方向上比在短边方向上高的结果。

因此，被布置在第五有源区ACT5和第六有源区ACT6之间的第十一隔离膜图案I11造成了被施加在第五有源区ACT5和第六有源区ACT6上的较强的应力。

即，根据一些示例实施例的半导体器件可以在没有栅电极的区域额外地具有隔离膜图案以使隔离膜图案不仅用于隔离栅电极的目的，而且还用于对有源区施加适合的应力以抵消或增强整体应力。

将参照图14描述根据一些示例实施例的半导体器件。将尽可能简要的提及或者为简洁而省略与以上参照图1至图13描述的示例实施例重复的元件或操作。

图14是根据本发明构思的一些示例实施例的半导体器件的布局图。为了方便起见，省略基底、鳍型图案、浅沟槽和沟槽的构成元件的举例说明。

参照图14，根据一些示例实施例的半导体器件可以包括第一栅电极G31至第七栅电极G37以及第一隔离膜图案I31至第七隔离膜图案I37。

第一栅电极G31至第七栅电极G37可以沿第二方向Y延伸。第一栅电极G31至第七栅电极G37可以在第一方向X上彼此分隔开。在这样的实施例中，第一栅电极G31至第七栅电极G37之间的节距可以是常数；然而，示例实施例不限于此。

第一隔离膜图案I31至第七隔离膜图案I37可以各接触一个栅电极。具体地讲，第一隔离膜图案I31可以与第一栅电极G31相接触，且可以不与第二栅电极G32至第七栅电极G37相接触。第二隔离膜图案I32可以与第二栅电极G32相接触，且可以不与第一栅电极G31以及第三栅电极G33至第七栅电极G37相接触。第三隔离膜图案I33可以与第三栅电极G33相接触，且可以不与第一栅电极G31、第二栅电极G32以及第四栅电极G34至第七栅电极G37相接触。第四隔离膜图案I34可以与第四栅电极G34相接触，且可以不与第一栅电极G31至第三栅电极G33以及第五栅电极G35至第七栅电极G37相接触。第五隔离膜图案I35可以与第五栅电极G35相接触，且可以不与第一栅电极G31至第四栅电极G34以及第六栅电极G36和第七栅电极G37相接触。第六隔离膜图案I36可以与第六栅电极G36相接触，且可以不与第一栅电极G31至第五栅电极G35和第七栅电极G37相接触。第七隔离膜图案I37可以与第七栅电极G37相接触，且可以不与第一栅电极G31至第六栅电极G36相接触。

即，可以通过使第一隔离膜图案I31至第七隔离膜图案I37沿第一方向X的延伸来最小化来把对第一栅电极G31至第七栅电极G37的阈值电压Vt的影响最小化。在这样的实施例中，有七个栅电极和七个隔离膜图案；然而，示例实施例不限于此。

将参照图15至图16描述根据一些示例实施例的半导体器件。将尽可能简要的提及或者为简洁而省略与以上参照图1至图14描述的示例实施例重复的元件或操作。

图15是根据本发明构思的一些示例实施例的半导体器件的布局图，图16是沿着图15的线D-D'截取的剖视图。为了方便起见，省略基底、鳍型图案、浅沟槽、沟槽、器件隔离膜和第一层间绝缘膜的构成元件的举例说明。

参照图15和图16，根据一些示例实施例的半导体器件包括第一栅电极G41至第六栅电极G46、第十二隔离膜图案I12、第三层间绝缘膜40以及第一连接图案C1至第四连接图案C4。

第一栅电极G41至第六栅电极G46可以沿第二方向Y延伸。第一栅电极G41至第六栅电极G46可以在第一方向X上彼此分隔开。在这样的实施例中，第一栅电极G41至第六栅电极G46之间的节距可以是常数；然而，示例实施例不限于此。

第十二隔离膜图案I12可以使第一栅电极G41至第六栅电极G46的一部分隔离开。第十二隔离膜图案I12可以沿第一方向X延伸并且可以与第一栅电极G41至第六栅电极G46相接触。第十二隔离膜图案I12可以用单个图案将第一栅电极G41至第六栅电极G46中的全部栅电极的一部分隔离开。因此，可以由第十二隔离膜图案I12来限定第一栅电极G41至第六栅电极G46的第一区域G41-1至G46-1。即，第一栅电极G41至第六栅电极G46中的每个的第一区域G41-1至G46-1的在第二方向Y上的一端可以与第十二隔离膜图案I12相接触。此外，第一栅电极G41至第六栅电极G46中的每个的第二区域G41-2至G46-2的在第二方向Y上的一端可以与第十二隔离膜图案I12相接触。

第三层间绝缘膜40可以形成在第一栅电极G41至第六栅电极G46、第十二隔离膜图案I12以及第一层间绝缘膜20(图3)上。在这样的实施例中，第三层间绝缘膜40可以包括例如氧化硅、氮化硅、氮氧化硅和具有比氧化硅低的介电常数的低k介电材料中的至少一种。例如，低k介电材料可以包括可流动氧化物(FOX)、Tonen硅氮烷(Tonen silazen，TOSZ)、未掺杂的硅玻璃(USG)、硼硅石玻璃(BSG)、磷硅石玻璃(PSG)、硼磷硅石玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟化硅酸盐玻璃(FSG)、碳掺杂的氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合；然而，示例实施例不限于此。

第一连接图案C1至第四连接图案C4可以穿过第三层间绝缘膜40而形成。第一连接图案C1可以形成在第一栅电极G41上，并且第二连接图案C2可以形成在第二栅电极G42上。第三连接图案C3可以形成在第五栅电极G45上，并且第四连接图案C4可以形成在第六栅电极G46上。

将参照图16描述第三连接图案C3。第一连接图案C1、第二连接图案C2和第四连接图案C4为与第三连接图案C3基本上相同的形状。因此，为了方便解释，将第三连接图案C3作为示例来描述。

第五栅电极G45的第一区域G45-1和第五栅电极G45的第二区域G45-2可以被第十二隔离膜图案I12物理地彼此隔离开。在这样的实施例中，第十二隔离膜图案I12的在第十二隔离膜图案I12上的部分和第三层间绝缘膜40的在第十二隔离膜图案I12上的部分可被去除以便形成沟槽。沟槽可被第三连接图案C3填充。第三连接图案C3可以接触第三层间绝缘膜40的被沟槽暴露的侧壁、第一区域G45-1和第二区域G45-2的被沟槽暴露的侧壁和上表面以及第十二隔离膜图案I12的被沟槽暴露的上表面。例如，第三连接图案C3可以包括导电材料。第三连接图案C3可以接触第五栅电极G45的第一区域G45-1和第二区域G45-2两者。结果，第三连接图案C3可以电连接第五栅电极G45的第一区域G45-1和第二区域G45-2。

根据一些示例实施例的半导体器件，第十二隔离膜图案I12被成形为沿第一方向X纵向延伸以使受第十二隔离膜图案I12影响的应力被最小化，然后，在形成层间绝缘膜40的水平上，通过使原本不应该被隔离开的一些栅电极重新连接来将应力最小化。

将参照图17描述根据一些示例实施例的半导体器件。将尽可能简要的提及或者为简洁而省略与以上参照图1至图16描述的示例实施例重复的元件或操作。

图17是根据本发明构思的一些示例实施例的半导体器件的布局图。为了方便起见，省略基底、鳍型图案、浅沟槽、沟槽、器件隔离膜和第一层间绝缘膜的构成元件的举例说明。

参照图17，根据一些示例实施例的半导体器件包括第一栅电极G51至第六栅电极G56、第一隔离膜图案I51至第六隔离膜图案I56以及第一连接图案C51至第四连接图案C54。

第一栅电极G51至第六栅电极G56可以沿第二方向Y延伸。第一栅电极G51至第六栅电极G56可以在第一方向X上彼此分隔开。在这样的实施例中，第一栅电极G51至第六栅电极G56之间的节距可以是常数；然而，示例实施例不限于此。

第一隔离膜图案I51至第六隔离膜图案I56可以各接触一个栅电极。具体地讲，第一隔离膜图案I51可以与第一栅电极G51相接触，且可以不与第二栅电极G52至第六栅电极G56相接触。第二隔离膜图案I52可以与第二栅电极G52相接触，且可以不与第一栅电极G51以及第三栅电极G53至第六栅电极G56相接触。第三隔离膜图案I53可以与第三栅电极G53相接触，且可以不与第一栅电极G51、第二栅电极G52以及第四栅电极G54至第六栅电极G56相接触。第四隔离膜图案I54可以与第四栅电极G54相接触，且可以不与第一栅电极G51至第三栅电极G53以及第五栅电极G55至第六栅电极G56相接触。第五隔离膜图案I55可以与第五栅电极G55相接触，且可以不与第一栅电极G51至第四栅电极G54以及第六栅电极G56相接触。第六隔离膜图案I56可以与第六栅电极G56相接触，且可以不与第一栅电极G51至第五栅电极G55相接触。第一连接图案C51至第四连接图案C54可以穿过第三层间绝缘膜40形成。第一连接图案C51可以形成在第一栅电极G51上，第二连接图案C52可以形成在第二栅电极G52上。第三连接图案C53可以形成在第五栅电极G55上，第四连接图案C54可以形成在第六栅电极G56上。

与第一隔离膜图案I51至第六隔离膜图案I56类似，第一连接图案C51至第四连接图案C54可以与一个栅电极叠置。结果，可以防止在第一连接图案C51至第四连接图案C54之间的短路。

例如，在第三连接图案C53与第四连接图案C54之间的距离D2可以变得比图15的示例实施例的距离D1大。结果，在根据一些示例实施例的半导体器件中，仅一个栅电极被布置为与第一隔离膜图案I51至第六隔离膜图案I56中的一个接触以使对阈值电压的影响最小化，并防止在第一连接图案C51至第四连接图案C54之间短路。

图18是包括根据本发明构思的示例实施例的半导体器件的SoC系统的框图。

参照图18，SoC系统1000包括例如应用处理器1001和动态随机存取存储器(DRAM)1060。

例如，应用处理器1001可以包括中央处理单元(CPU)1010、多媒体系统1020、多级互连总线1030、存储系统1040和外围电路(PERIPHERAL)1050。

CPU 1010可以执行用于驱动SoC系统1000必要的算法操作。在示例实施例中，CPU 1010可以配置为包括多个核的多核环境。

多媒体系统1020可被用于在SoC系统1000上执行各种多媒体功能。多媒体系统1020可以包括例如3D引擎模块、视频编解码器、显示系统、相机系统或后处理器等。

多级互连总线1030可以用于CPU 1010、多媒体系统1020、存储系统1040和外围电路1050之间的交换数据通信。在一些示例实施例中，总线1030可以具有多层结构。具体地讲，例如，总线1030的示例可以是多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)；然而，示例实施例不限于此。

存储系统1040可以为连接到外部存储器(例如，DRAM 1060)的应用处理器1001提供必要的环境并且可以执行高速操作。在一些示例实施例中，存储系统1040可以包括单独的控制器(例如，DRAM控制器)以控制外部存储器(例如，DRAM 1060)。

外围电路1050可以为使SoC系统1000具有到外部装置(例如，主板)的无缝连接提供必要的环境。因此，外围电路1050可以包括各种接口以允许与连接到SoC系统1000的外部装置兼容的操作。

DRAM 1060可以用作对于应用处理器1001的操作而言所必要的操作存储器。在一些示例实施例中，如所示的那样，DRAM 1060可以置于应用处理器1001的外部。具体地讲，DRAM 1060可以与应用处理1001封装成层叠封装件(PoP)类型。

SoC系统1000的上述组件中的至少一个组件可以包括以上根据示例实施例(例如，结合图1至图17所述)解释的半导体器件中的至少一种。

图19是包括根据本发明构思的示例实施例的半导体器件的电子系统的框图。

参照图19，根据示例实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储装置1130和/或接口1140可以通过总线1150连接到彼此。总线1150对应于数据传输所通过的路径。

控制器1110可以包括微处理器、数字信号处理器、微控制器或能够执行与上述提及的那些类似的功能的逻辑器件等中的至少一种。I/O装置1120可以包括例如键区、键盘或显示装置等。存储装置1130可以存储数据和/或命令。接口1140可以执行将数据发送到通信网络或从通信网络接收数据的功能。接口1140可以是有线形式或者无线形式。例如，接口1140可以包括天线或有线/无线收发器。

虽然未示出，但是电子系统1100可以另外包括操作存储器，诸如高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)等，操作存储器被构造为增强控制器1110的操作。

根据上述示例实施例，半导体器件可以设置在存储装置1130内部或者可以设置为控制器1110或I/O装置1120的部件。即，存储装置1130、控制器1110和/或IO装置1120可以包括根据上述示例实施例(例如，结合图1至图17)的半导体器件中的至少一种。

电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境中发送和/或接收数据的几乎所有电子产品等。

尽管已经参照本发明构思的示例实施例具体地示出并描述了本发明构思，但是本领域普通技术人员将理解，在不脱离权利要求所限定的本发明构思的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。因此期望的是，本实施例在所有方面被认为是示例性的而不是限制性的，参照权利要求而不是前述描述来表明发明构思的范围。