本发明是关于一种半导体结构的形成方法和藉此形成的半导体结构。本发明特别是关于使用二个硬掩模层的一种半导体结构的形成方法和藉此形成的半导体结构。
背景技术：
为了减少体积、降低重量、增加功率密度和改善可携带性等等理由，发展出了三维(3-d)的半导体结构。然而，可能仍是需要对于这类3-d半导体结构和这类3-d半导体结构的形成方法的进一步改善。例如，在3-d存储装置中，可能形成用于存储单元的构建的叠层，其包括交替叠层的导电层和绝缘层。在构成叠层的层中因缺陷或其他原因而造成的不规则部分，可能导致最终的存储装置发生不希望的失效。因此，会希望有能够避免此种不希望的失效的方法。
技术实现要素：
本发明是关于半导体结构的形成方法和藉此形成的半导体结构。
根据一些实施例，一种半导体结构的形成方法包括下列步骤。首先，提供一初步结构。该初步结构具有一阵列区。该初步结构包括位于阵列区中的多个第一叠层。接着，形成一第一介电层在第一叠层上。形成一第一硬掩模层在第一介电层上。形成一绝缘材料在第一硬掩模层上。接着，进行一平坦化工艺，该平坦化工艺停止在第一硬掩模层上。之后，移除第一硬掩模层。形成一第二硬掩模层在第一介电层上。形成一第二介电层在第二硬掩模层上。形成多个接触件穿过第二介电层、第二硬掩模层和第一介电层到达初步结构。
根据一些实施例，一种半导体结构具有一阵列区和一周边区。此种半导体结构包括位于阵列区中的多个第一叠层和位于周边区中一开口。此种半导体结构更包括一第一介电层，设置在第一叠层上，并共形地设置在开口中。此种半导体结构更包括一第一硬掩模层，共形地设置在开口中的第一介电层上。此种半导体结构更包括一绝缘材料，填充到开口的剩余空间中。该绝缘材料具有一平坦上表面。此种半导体结构更包括一第二硬掩模层，设置在第一叠层上的第一介电层上，并设置在开口中的绝缘材料的平坦上表面上。此种半导体结构更包括一第二介电层，设置在第二硬掩模层上。此种半导体结构更包括多个接触件，穿过第二介电层、第二硬掩模层和第一介电层。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：
附图说明
图1a～图1l绘示根据实施例的一半导体结构的形成方法。
图2a～图2l绘示根据实施例的另一半导体结构的形成方法。
【符号说明】
102、202：基板
104：凹入部分
106、206：隔绝层
108、208：初始叠层
110、210：导电层
112、212：绝缘层
114、214：不规则部分
116、216：第一叠层
118、218：沟道
120、220：开口
122、222：存储层
124、224：通道层
150、250：初步结构
152、252：第一介电层
154、254：第一硬掩模层
156、256：绝缘材料
158、258：第二硬掩模层
160、260：第二介电层
162、262：接触件
226：第二叠层
a11、a21：阵列区
a21、a22：周边区
具体实施方式
以下将配合所附图式对于各种不同的实施例进行更详细的说明。所附图式只用于描述和解释目的，而不用于限制目的。为了清楚起见，元件可能并未依照实际比例绘示。此外，可能从图式中省略一些元件和/或元件符号。可以预期的是，一实施例中的元件和特征，能够被有利地纳入于另一实施例中，而未对其作进一步的描述。
根据实施例的一种半导体结构的形成方法包括下列步骤。首先，提供一初步结构。该初步结构具有一阵列区。该初步结构包括位于阵列区中的多个第一叠层。接着，形成一第一介电层在第一叠层上。形成一第一硬掩模层在第一介电层上。形成一绝缘材料在第一硬掩模层上。接着，进行一平坦化工艺，该平坦化工艺停止在第一硬掩模层上。之后，移除第一硬掩模层。形成一第二硬掩模层在第一介电层上。形成一第二介电层在第二硬掩模层上。形成多个接触件穿过第二介电层、第二硬掩模层和第一介电层到达初步结构。
请参照图1a～图1l，其绘示根据实施例的一范例形成方法。为了便于理解，该方法被绘示成形成能够是3-d单栅极垂直通道(sgvc)存储结构的半导体结构。
如图1a所示，提供一基板102。基板102可由多晶硅等等形成。基板102具有一阵列区a11。基板102可更具有一周边区a12。基板102具有位于阵列区a11中的一凹入部分104。
如图1b所示，形成一初始叠层108在凹入部分104中，例如是通过化学气相沉积(cvd)工艺或溅射工艺等等。更具体地说，可先共形地形成一隔绝层106在凹入部分104中。隔绝层106可由氧化物形成。接着，初始叠层108形成在凹入部分104中，并通过隔绝层106和基板102隔绝。初始叠层108包括交替叠层的多个导电层110和多个绝缘层112。导电层110可由多晶硅形成，例如由掺杂多晶硅形成。绝缘层112可由氧化物形成。在一些情况下，初始叠层108包括一不规则部分114，例如一凸块部分。不规则部分114可能是由缺陷如杂质或晶格差排等等所造成。例如，不规则部分114可能在沉积工艺期间因为杂质或晶格差排等等的存在而形成在一由多晶硅形成的导电层110中。不规则部分114造成局部性的不平坦上表面，例如图式中所示出的丘陵状部分。
如图1c所示，通过图案化工艺形成多个第一叠层116。例如，可进行使用光刻胶的光刻蚀工艺。如此一来，第一叠层116便通过多个沟道118彼此分离。此外，通过这个图案化工艺，可形成一开口120在周边区a12中。更具体地说，开口120是在周边区a12中直接形成在基板102中。开口120的深度可小于沟道118的深度。
如图1d所示，共形地形成一存储层122在第一叠层116以及分离第一叠层116的沟道118上。存储层122可更共形地形成在开口120中。存储层122可包括ono(氧化物-氮化物-氧化物)多层等等。共形地形成一通道层124在存储层122上。通道层124可由多晶硅形成。
如此一来，便能够提供一初步结构150。初步结构150具有一阵列区a11。初步结构150可更具有一周边区a12。初步结构150可包括一基板102，基板102具有位于阵列区a11中的一凹入部分104。初步结构150包括位于阵列区a11中的多个第一叠层116。在图1a～图1l所示的范例中，第一叠层116是形成在凹入部分104中。第一叠层116的每一者可包括交替叠层的多个导电层110和多个绝缘层112。初步结构150可包括一隔绝层106，共形地设置在凹入部分104中。第一叠层116是形成在凹入部分104中，并通过隔绝层106和基板102隔绝。初步结构150可更包括位于周边区a12中的一开口120。开口120可在周边区a12中直接形成在基板102中。初步结构150可更包括一存储层122和一通道层124。存储层122共形地形成在第一叠层116以及分离第一叠层116的多个沟道118上，并共形地形成在开口120中。通道层124共形地形成在存储层122上。
如图1e所示，形成一第一介电层152在第一叠层116上。第一介电层152可更填充到沟道118的剩余空间中。第一介电层152可更共形地形成在开口120中。第一介电层152可由氧化物形成。
如图1f所示，形成一第一硬掩模层154在第一介电层152上。第一硬掩模层154是由和形成第一介电层152的材料以及形成绝缘层112的材料不同的材料形成。例如，第一硬掩模层154可由氮化硅形成。在此，第一硬掩模层154能够作为一牺牲性的硬掩模层。
如图1g所示，形成一绝缘材料156在第一硬掩模层154上。绝缘材料156可更填充到开口120的剩余空间中。绝缘材料156可以是氧化物。
如图1h所示，进行一平坦化工艺，例如化学机械平坦化(cmp)工艺。该平坦化工艺停止在第一硬掩模层154上。例如，该平坦化工艺能够停止在第一硬掩模层154的一平坦上表面(亦即，第一硬掩模层154的上表面，排除由不规则部分114造成的局部性的不平坦上表面)上。此时，在由不规则部分114造成的局部性的不平坦上表面上方的位置，第一硬掩模层154可能被完全移除，而第一介电层152可能在这个位置暴露出来。换言之，第一硬掩模层154在对应第一叠层116的不规则部分114的位置断开。
接着，如图1i所示，移除可能包括断开部分的第一硬掩模层154。在这个步骤之后，第一硬掩模层154在开口120中的部分仍可能留存。特别是，第一硬掩模层154埋在绝缘材料156下的部分可能留存。
如图1j所示，形成一第二硬掩模层158在第一介电层152上。新形成的第二硬掩模层158连续性地设置在第一介电层152上，特别是在对应第一叠层116的不规则部分114处是连续性地设置而未断开。第二硬掩模层158可由和形成第一硬掩模层154的材料相同的材料形成。第二硬掩模层158是由和形成第一介电层152的材料以及形成绝缘层112的材料不同的材料形成。例如，第二硬掩模层158可由氮化硅形成。在周边区a12中，第二硬掩模层158可偕同第一硬掩模层154环绕开口120中的绝缘材料156。
如图1k所示，形成一第二介电层160在第二硬掩模层158上。第二介电层160可由氧化物形成。接着，如图1l所示，形成多个接触件162穿过第二介电层160、第二硬掩模层158和第一介电层152到达初步结构150。根据一些实施例，接触件162的形成包括形成孔洞穿过第二介电层160。这些孔洞可通过停止在例如由氮化硅形成的第二硬掩模层158上的一刻蚀工艺形成。接着，进一步地延伸孔洞，以暴露出通道层124。填充一导电材料，例如多晶硅，到这些孔洞中，从而形成耦接通道层124的接触件162。
在此，由于可能包括断开部分的第一硬掩模层154，被新形成且完整的第二硬掩模层158所取代，因此能够如所希望般地形成接触件162。相较于此，如果第一硬掩模层154并非作为牺牲性的硬掩模层，而是直接用于接触件162的形成，则接触件所用的孔洞可能会因第一硬掩模层154在对应不规则部分114的部分断开而过度延伸，暴露出第一叠层116的导电层110。这将会导致上方导线(例如位线)和导电层110(例如字线)之间的短路。
请参照图1l，通过上述范例方法所形成的一半导体结构可具有一阵列区a11和一周边区a12。该半导体结构包括位于阵列区a11中的多个第一叠层116和位于周边区a12中的一开口120。第一叠层116的每一者包括交替叠层的多个导电层110和多个绝缘层112。在图1l所示的范例中，半导体结构包括一基板102，基板102具有位于阵列区a11中的一凹入部分104。在一些实施例中，半导体结构更包括一隔绝层106，共形地设置在凹入部分104中。第一叠层116是设置在凹入部分104中，并通过隔绝层106和基板102隔绝。开口120是在周边区a12中直接形成在基板102中。根据一些实施例，所述半导体结构是一存储结构，且更包括一存储层122和一通道层124。存储层122共形地设置在第一叠层116以及分离第一叠层116的多个沟道118上，并共形地设置在开口120中。通道层124共形地设置在存储层122上。在一些实施例中，导电层110提供作为字线，而存储单元能够被定义在字线和通道层124之间的交点处。
所述半导体结构包括一第一介电层152，设置在第一叠层116上，并共形地设置在开口120中。例如，第一介电层152可设置在通道层124上。所述半导体结构包括一第一硬掩模层154，共形地设置在开口120中的第一介电层152上。所述半导体结构包括一绝缘材料156，填充到开口120的剩余空间中，其中绝缘材料156具有一平坦上表面。所述半导体结构包括一第二硬掩模层158，设置在第一叠层116上的第一介电层152上，并设置在开口120中的绝缘材料156的平坦上表面上。在一些实施例中，第二硬掩模层158偕同第一硬掩模层154环绕开口120中的绝缘材料156。根据一些实施例，第一硬掩模层154和第二硬掩模层158是由和形成第一介电层152的材料以及形成绝缘层112的材料不同的材料形成。例如，第一硬掩模层154和第二硬掩模层158是由氮化硅形成。所述半导体结构包括一第二介电层160，设置在第二硬掩模层158上。所述半导体结构更包括多个接触件162，穿过第二介电层160、第二硬掩模层158和第一介电层152。接触件162能够着陆在通道层124上。
请参照图2a～图2l，其绘示根据实施例的另一范例形成方法。为了便于理解，该方法被绘示成形成能够是3-d单栅极垂直通道(sgvc)存储结构的半导体结构。
如图2a所示，提供一基板202。基板202可由多晶硅等等形成。基板202具有一阵列区a21。基板202可更具有一周边区a22。
如图2b所示，形成一初始叠层208在基板202上，例如是以形成在整个阵列区a21和周边区a22上的方式。更具体地说，可形成一隔绝层206在基板202上。隔绝层206可由氧化物形成。接着，初始叠层208形成在隔绝层206上，并通过隔绝层206和基板202隔绝。初始叠层208包括交替叠层的多个导电层210和多个绝缘层212。导电层210可由多晶硅形成，例如由掺杂多晶硅形成。绝缘层212可由氧化物形成。在一些情况下，初始叠层208包括一不规则部分214，例如一凸块部分。不规则部分214可能是由缺陷如杂质或晶格差排等等所造成。例如，不规则部分214可能在沉积工艺期间因为杂质或晶格差排等等的存在而形成在一由多晶硅形成的导电层210中。不规则部分214造成局部性的不平坦上表面，例如图式中所示出的丘陵状部分。
如图2c所示，通过图案化工艺在阵列区a21中形成多个第一叠层216。例如，可进行使用光刻胶的光刻蚀工艺。如此一来，第一叠层216便通过多个沟道218彼此分离。此外，通过这个图案化工艺，一第二叠层226形成在周边区a22中。一开口220形成在周边区a22中。该开口220是用于分离的相邻于第二叠层226的一沟道，例如是分离第二叠层226和其中一个第一叠层216的一沟道。
如图2d所示，共形地形成一存储层222在第一叠层216以及分离第一叠层216的沟道218上。存储层222可更共形地形成在开口220中。存储层222可包括ono多层等等。共形地形成一通道层224在存储层222上。通道层224可由多晶硅形成。
如此一来，便能够提供一初步结构250。初步结构250具有一阵列区a21。初步结构250可更具有一周边区a22。初步结构250可包括一基板202。初步结构150包括位于阵列区a21中的多个第一叠层216。在图2a～图2l所示的范例中，第一叠层216是形成在基板202上。第一叠层216的每一者可包括交替叠层的多个导电层210和多个绝缘层212。初步结构250可包括位于周边区a22中的一第二叠层226，其中第一叠层216和第二叠层226是连续性地形成在基板202上。初步结构250可更包括位于周边区a22中的一开口220。开口220可以是用于分离的相邻于第二叠层226的一沟道。初步结构250可包括形成在基板202上的一隔绝层206，且第一叠层116和第二叠层226是形成在隔绝层206上。初步结构250可更包括一存储层222和一通道层224。存储层222共形地形成在第一叠层216以及分离第一叠层216的多个沟道218上，并共形地形成在开口220中。通道层224共形地形成在存储层222上。
如图2e所示，形成一第一介电层252在第一叠层216上。第一介电层252可更填充到沟道218的剩余空间中。第一介电层252可更共形地形成在开口220中。第一介电层252可由氧化物形成。
如图2f所示，形成一第一硬掩模层254在第一介电层252上。第一硬掩模层254是由和形成第一介电层252的材料以及形成绝缘层212的材料不同的材料形成。例如，第一硬掩模层254可由氮化硅形成。在此，第一硬掩模层254能够作为一牺牲性的硬掩模层。
如图2g所示，形成一绝缘材料256在第一硬掩模层254上。绝缘材料256可更填充到开口220的剩余空间中。绝缘材料256可以是氧化物。
如图2h所示，进行一平坦化工艺，例如cmp工艺。该平坦化工艺停止在第一硬掩模层254上。例如，该平坦化工艺能够停止在第一硬掩模层254的一平坦上表面(亦即，第一硬掩模层254的上表面，排除由不规则部分214造成的局部性的不平坦上表面)上。此时，在由不规则部分214造成的局部性的不平坦上表面上方的位置，第一硬掩模层254可能被完全移除，而第一介电层252可能在这个位置暴露出来。换言之，第一硬掩模层254在对应第一叠层216的不规则部分214的位置断开。
接着，如图2i所示，移除可能包括断开部分的第一硬掩模层254。在这个步骤之后，第一硬掩模层254在开口220中的部分仍可能留存。特别是，第一硬掩模层254埋在绝缘材料256下的部分可能留存。
如图2j所示，形成一第二硬掩模层258在第一介电层252上。新形成的第二硬掩模层258连续性地设置在第一介电层252上，特别是在对应第一叠层216的不规则部分214处是连续性的形成而未断开。第二硬掩模层258可由和形成第一硬掩模层254的材料相同的材料形成。第二硬掩模层258是由和形成第一介电层252的材料以及形成绝缘层212的材料不同的材料形成。例如，第二硬掩模层258可由氮化硅形成。在周边区a22中，第二硬掩模层258可偕同第一硬掩模层254环绕开口220中的绝缘材料256。
如图2k所示，形成一第二介电层260在第二硬掩模层258上。第二介电层260可由氧化物形成。接着，如图2l所示，形成多个接触件262穿过第二介电层260、第二硬掩模层258和第一介电层252到达初步结构250。根据一些实施例，接触件262的形成包括形成孔洞穿过第二介电层260。这些孔洞可通过停止在例如由氮化硅形成的第二硬掩模层258上的一刻蚀工艺形成。接着，进一步地延伸孔洞，以暴露出通道层224。填充一导电材料，例如多晶硅，到这些孔洞中，从而形成耦接通道层224的接触件262。
在此，由于可能包括断开部分的第一硬掩模层254，被新形成且完整的第二硬掩模层258所取代，因此能够如所希望般地形成接触件262。相较于此，如果第一硬掩模层254并非作为牺牲性的硬掩模层，而是直接用于接触件262的形成，则如前所述，可能会发生上方导线(例如位线)和导电层210(例如字线)之间的短路。
请参照图2l，通过上述该另一范例方法所形成的一半导体结构可具有一阵列区a11和一周边区a12。该半导体结构包括位于阵列区a21中的多个第一叠层216和位于周边区a22中的一开口220。第一叠层216的每一者包括交替叠层的多个导电层210和多个绝缘层212。在图2l所示的范例中，半导体结构包括一基板202，且第一叠层216是设置在基板202上。半导体结构可更包括位于周边区a22中的一第二叠层226，其中第一叠层216和第二叠层226是连续性地设置在基板202上。这个范例中的开口220是用于分离的相邻于第二叠层226的一沟道。在一些实施例中，半导体结构更包括设置在基板202上的一隔绝层206，且第一叠层216和第二叠层226是设置在隔绝层206上。根据一些实施例，所述半导体结构是一存储结构，且更包括一存储层222和一通道层224。存储层222共形地设置在第一叠层216以及分离第一叠层216的多个沟道218上，并共形地设置在开口220中。通道层224共形地设置在存储层222上。在一些实施例中，导电层210提供作为字线，而存储单元能够被定义在字线和通道层224之间的交点处。
所述半导体结构包括一第一介电层252，设置在第一叠层216上，并共形地设置在开口220中。例如，第一介电层252可设置在通道层224上。所述半导体结构包括一第一硬掩模层254，共形地设置在开口220中的第一介电层252上。所述半导体结构包括一绝缘材料256，填充到开口220的剩余空间中，其中绝缘材料256具有一平坦上表面。所述半导体结构包括一第二硬掩模层258，设置在第一叠层216上的第一介电层252上，并设置在开口220中的绝缘材料256的平坦上表面上。在一些实施例中，第二硬掩模层258偕同第一硬掩模层254环绕开口220中的绝缘材料256。根据一些实施例，第一硬掩模层254和第二硬掩模层258是由和形成第一介电层252的材料以及形成绝缘层212的材料不同的材料形成。例如，第一硬掩模层254和第二硬掩模层258是由氮化硅形成。所述半导体结构包括一第二介电层260，设置在第二硬掩模层258上。所述半导体结构更包括多个接触件262，穿过第二介电层260、第二硬掩模层258和第一介电层252。接触件262能够着陆在通道层224上。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。