半导体器件及其制备方法与流程

本发明涉及半导体制造技术领域，特别是涉及一种半导体器件及其制备方法。

背景技术：

随着半导体技术的不断进步，半导体器件的工艺节点正不断减小。然而，由于受到现有的光刻工艺精度的限制，以现有的光刻工艺形成的掩膜图形难以满足半导体器件持续减小特征尺寸(criticaldimension，简称cd)的需求，特别当特征尺寸减小到30nm以下时，现有的光刻工艺无法制备精细的图案，遏制了半导体技术的发展。

技术实现要素：

本发明的目的在于，提供一种半导体器件的制备方法，可以精确地制备小特征尺寸的图案。

为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：

提供一衬底，所述衬底具有多个第一区域以及多个第二区域，所述第一区域和第二区域间隔排列；

在所述衬底上形成多个第一图案，所述第一图案位于所述第一区域上；

在所述衬底上形成一第一调整层，所述第一调整层顺从地覆盖所述第一图案的顶壁、侧壁以及所述衬底的第二区域，所述第一调整层具有一覆盖所述第二区域并与所述第一图案产生一高度差的缺口；

在所述第一调整层上形成一第二调整层，所述第二调整层填补所述缺口；

去除所述第一图案上方的第二调整层，使得所述第二调整层保留在所述第二区域上的部分图案化，残留的所述第二调整层与所述第二调整层下方的所述第一调整层共同形成为多个第二图案，所述第一图案侧壁的所述第一调整层隔离所述第一图案与所述第二图案，并且所述第一图案与所述第二图案之间的间距是通过所述第一调整层的厚度定义；以及

去除在所述第一图案与所述第二图案之间的所述第一调整层。

进一步的，在所述半导体器件的制备方法中，所述第一调整层的材质与所述第一图案的材质不同，并且，所述第一调整层的材质与所述第二调整层的材质不同，所述第一调整层的刻蚀速率大于所述第一图案的刻蚀速率，所述第一调整层的刻蚀速率大于所述第二调整层的刻蚀速率。

进一步的，在所述半导体器件的制备方法中，去除在所述第一图案与所述第二图案之间的所述第一调整层之后，在所述第一图案与所述第二图案之间形成一间隙。

进一步的，在所述半导体器件的制备方法中，所述制备方法还包括：在所述间隙内形成填充材料。

进一步的，在所述半导体器件的制备方法中，在去除在所述第一图案与所述第二图案之间的所述第一调整层的过程中，所述第二调整层的厚度仅小于所述第一图案的厚度在一个原子层沉积厚度，以维持所述第二图案的图案完整。

根据本发明的另一面，还提供一种半导体器件，包括：

一衬底，所述衬底具有多个第一区域以及多个第二区域，所述第一区域和第二区域间隔排列；

多个第一图案，形成于在所述衬底上，一个所述第一图案位于一个所述第一区域上；

一第一调整层，形成于在所述衬底上，所述第一调整层图案化位于所述第二区域上，所述第一调整层具有一覆盖所述第二区域并与所述第一图案产生一高度差的缺口；以及

一第二调整层，形成于在所述第一调整层上，所述第二调整层填补所述缺口，所述第二调整层图案化位于所述第二区域上，所述第一调整层与所述第二调整层共同形成为多个第二图案；

其中，所述第一图案与所述第二图案之间形成有一间隙，所述间隙的宽度是通过所述第一调整层的厚度定义。

进一步的，在所述半导体器件中，所述第一调整层的材质与所述第一图案的材质不同，并且，所述第一调整层的材质与所述第二调整层的材质不同，所述第一调整层的刻蚀速率大于所述第一图案的刻蚀速率，所述第一调整层的刻蚀速率大于所述第二调整层的刻蚀速率。

进一步的，在所述半导体器件中，还包括形成在所述间隙内的填充材料。

进一步的，在所述半导体器件中，所述第一图案与所述第二图案为相同厚度，所述填充材料为厚度大于宽度的直立线路，对应于所述缺口的两相对侧边。

进一步的，在所述半导体器件中，所述第二调整层的厚度仅小于所述第一图案的厚度在一个原子层沉积厚度，以维持所述第二图案的图案完整。

与现有技术相比，本发明提供的半导体器件及其制备方法具有以下优点：

在本发明提供的半导体器件及其制备方法中，在去除所述第一图案的侧壁上的第一调整层后，在所述第一图案和第二图案之间形成间隙，所述间隙的宽度小于所述第一图案之间的距离(即所述第二区域的特征尺寸)，有利于实现小尺寸图案的制备。

附图说明

图1为本发明一实施例的半导体器件的制备方法的流程图；

图2至图9为本发明一实施例的半导体器件的制备方法各个步骤的结构示意图；

图10为本发明一实施例中半导体器件的示意图；以及

图11为本发明另一实施例的半导体器件的制备方法各个步骤的结构示意图。

其中，1为半导体器件；

100为衬底；

10a为第一区域；

10b为第二区域；

120为第一图案层；

121为第一图案膜层；

121’为第一图案；

122为第二图案膜层；

123为光阻图案；

124为开口；

125为间隙；

126为缺口；

130为第二图案；

131为第一调整层；

132为第二调整层；

140为填充材料。

具体实施方式

下面将结合示意图对本发明的在半导体器件中形成图形的方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，提供一种在半导体器件中形成图形的方法，如图1所示，包括：

步骤s11、提供一衬底，所述衬底具有多个第一区域以及多个第二区域，所述第一区域和第二区域间隔排列；

步骤s12、在所述衬底上形成多个第一图案，所述第一图案位于所述第一区域上；

步骤s13、在所述衬底上形成一第一调整层，所述第一调整层顺从地覆盖所述第一图案的顶壁、侧壁以及所述衬底的第二区域，所述第一调整层具有一覆盖所述第二区域并与所述第一图案产生一高度差的缺口；

步骤s14、在所述第一调整层上形成一第二调整层，所述第二调整层填补所述缺口；

步骤s15、去除所述第一图案上方的第二调整层，使得所述第二调整层保留在所述第二区域上的部分图案化，残留的所述第二调整层与所述第二调整层下方的所述第一调整层共同形成为多个第二图案，所述第一图案侧壁的所述第一调整层隔离所述第一图案与所述第二图案，并且所述第一图案与所述第二图案之间的间距是通过所述第一调整层的厚度定义；以及

步骤s16、去除在所述第一图案与所述第二图案之间的所述第一调整层。

在去除所述第一图案的侧壁上的第一调整层后，在所述第一图案和第二图案之间形成间隙，所述间隙的宽度小于所述第一图案之间的距离(即所述第二区域的特征尺寸)，有利于实现小尺寸图案的制备。

进一步的，还提供一种半导体器件，包括：一衬底，所述衬底具有多个第一区域以及多个第二区域，所述第一区域和第二区域间隔排列；多个第一图案，形成于在所述衬底上，一个所述第一图案位于一个所述第一区域上；一第一调整层，形成于在所述衬底上，所述第一调整层图案化位于所述第二区域上，所述第一调整层具有一覆盖所述第二区域并与所述第一图案产生一高度差的缺口；以及一第二调整层，形成于在所述第一调整层上，所述第二调整层填补所述缺口，所述第二调整层图案化位于所述第二区域上，所述第一调整层与所述第二调整层共同形成为多个第二图案；其中，所述第一图案与所述第二图案之间形成有一间隙，所述间隙的宽度是通过所述第一调整层的厚度定义。

下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

以下请参阅图2-图9具体说明本发明一实施例的半导体器件的制备方法。

首先，进行步骤s11，如图2所示，提供一衬底100，所述衬底100具有多个第一区域10a以及第二区域10b，所述第一区域10a和第二区域10b间隔排列。在本实施例中，所述衬底100为衬底(substrate)，具体的，所述衬底的材料可以为硅、锗或绝缘体上硅的半导体衬底，当所述衬底100为其它功能层时，所述衬底100还可以选择其它材料，例如，所述衬底100还可以是电介质层或金属层等等。

然后，进行步骤s12，在所述衬底100上形成多个第一图案，每个所述第一图案分别位于一个所述第一区域10a上。具体的，在本实施例中，所述步骤s12包括子步骤s121～子步骤s122：

子步骤s121，如图3所示，在所述衬底100上形成一第一图案层120。所述第一图案层120可以包括一层膜层或多层层叠的膜层，在图3中，所述第一图案层120包括自下至上层叠的第一图案膜层121和第二图案膜层122，其中，所述第一图案膜层121与第二图案膜层122的刻蚀选择比大于等于5，例如，所述第一图案膜层121的材料为氧化硅，所述第二图案膜层122的材料为有机聚合物。在其它实施例中，所述第一图案层120包括间隔堆叠的多个第一图案膜层121和多个第二图案膜层122；

子步骤s122，继续参考图3，在所述第一图案层120上形成一光阻图案123。以所述光阻图案123为掩膜，对所述第一图案层120进行刻蚀，在刻蚀过程中，所述第二图案膜层122会被消耗掉，如图4所示，所述第一图案膜层121被图形化为多个第一图案121’，每个所述第一图案121分别位于一个所述第一区域10a上，相邻的所述第一图案121’之间间隔一个所述第二区域10b，所述第一图案121’具有一显露所述第二区域10b的开口124。

由于受光刻工艺精确度的影响，相邻所述光阻图案123的间距k1(如图3所示)最小可以做到30nm左右，无法做到再小。对所述第一图案层120进行刻蚀后，所述光阻图案123的图案转移到所述第一图案层120中，形成第一图案121，相邻的所述第一图案121’的间距也是k1，相邻的所述第一图案121’的间距无法进一步降低，制约半导体器件尺寸的持续减小。

为了减小半导体器件中图案之间的间距，进行步骤s13，如图5所示，在所述衬底100上形成一第一调整层131，所述第一调整层131顺从地覆盖所述第一图案121’的顶壁、侧壁以及所述衬底100的第二区域10b，所述第一调整层131具有一覆盖所述第二区域10b并与所述第一图案121’产生一高度差的缺口126，其中，所述第一图案121’高于所述第二区域10b上的第一调整层131。较佳的，如图5所示，所述第一调整层131的厚度h1小于所述第一图案121’的厚度h2，所述第一调整层131无法填充所述开口124，仅仅覆盖开口124的侧壁与底壁，可以保证在后续的工艺中形成第二图案。所述第一调整层131的厚度h1优选为5nm～30nm，例如，8nm、10nm、15nm、20nm或25nm等等，可以通过调节所述第一调整层131的厚度，调节所述第二图案的间距。所述第一调整层131的材料一般可以为氧化硅、氮化硅或氮氧化硅等等，所述第一调整层131可以采用原子沉积(atomiclayerdeposition)工艺或等离子蒸气沉积(chemicalvapordeposition)工艺等沉积工艺制备。所述第一调整层131的厚度h1可以做到很薄，所述第一调整层131的厚度h1可以做到一个原子层沉积厚度，即采用沉积工艺制备的最薄的厚度(仅沉积一个原子层时薄膜的厚度)。

之后，进行步骤s14，如图6所示，在所述第一调整层131上形成一第二调整层132，所述第二调整层132填补所述缺口126。具体的，所述第二调整层132覆盖整个所述第一调整层131。所述第二调整层132的材料一般可以为氧化硅、氮化硅或氮氧化硅等等。

随后，进行步骤s15，如图7所示，去除所述第一图案121’上方的第二调整层132，使得所述第二调整层132保留在所述第二区域10b上的部分图案化，残留的所述第二调整层132与所述第二调整层132下方的所述第一调整层131共同形成为多个第二图案130，所述第一图案121’侧壁的所述第一调整层131隔离所述第一图案121’与所述第二图案130，并且所述第一图案121’与所述第二图案130之间的间距是通过所述第一调整层131的厚度定义。可以采用平坦化(如化学机械研磨)工艺或刻蚀(例如回刻)工艺去除所述第一图案121’上方的第二调整层132。

之后，进行步骤s16，如图8所示，去除在所述第一图案121’与所述第二图案132之间的所述第一调整层131。由于所述第一图案121’的顶部和侧壁上的第一调整层131被暴露出来，所以，在所述步骤s15中，所述第一图案121’的顶部和侧壁上的第一调整层131都会被去除掉，只剩下位于所述第二调整层132下方的第一调整层131。可以采用刻蚀的工艺去除所述第一图案121’的侧壁上的第一调整层131。较佳的，所述第一调整层131的材质与所述第一图案121’的材质不同，并且，所述第一调整层131的材质与所述第二调整层132的材质不同，所述第一调整层131的刻蚀速率大于所述第一图案121’的刻蚀速率，所述第一调整层131的刻蚀速率大于所述第二调整层132的刻蚀速率，以避免对所述第一图案121’和第二调整层132的过度。

具体的，所述第一调整层131和所述第二调整层132的刻蚀选择比大于等于4，例如，当所述第一调整层131的材料为氧化硅时，所述第二调整层132的材料为氮化硅。在刻蚀过程中，对所述第一调整层131的刻蚀速率大于对所述第二调整层132的刻蚀速率，所述第一图案121’的顶部和侧壁上的第一调整层131都会被去除掉，剩下所述第二调整层132。位于所述第二调整层132下方的第一调整层131被所述第二调整层132遮挡，位于所述第二调整层132下方的第一调整层131被留下。较佳的，采用干法刻蚀工艺去除所述第一图案121’的侧壁上的第一调整层131，干法刻蚀工艺具有各向异性，可以避免位于所述第二调整层132下方的第一调整层131被过渡刻蚀。在此过程中，所述第二调整层132可能会被部分或全部去除。较佳的，所述第二调整层132的厚度h3仅小于所述第一图案121’的厚度h2在一个原子层沉积厚度(当所述第一调整层131的厚度h1为一个原子层沉积厚度，所述第二调整层132的厚度h3与第一调整层131的厚度h1之和为所述第一图案121’的厚度h2)，以维持所述第二图案130的图案完整。

所述第一图案121’和第二图案130的间距k2可以通过所述第一调整层131的厚度h1定义，一般的，所述第一调整层131的厚度h1越厚，相邻的所述第一图案121’和第二图案130的间距k2越大。所述第一图案121’和第二图案130的间距k2小于相邻的所述第一图案121的间距k1，所述第一图案121’和第二图案130的间距k2可以小于光刻工艺的最小线宽。

接着，如图8所示，去除在所述第一图案121’与所述第二图案130之间的所述第一调整层131之后，在所述第一图案与所述第二图案之间形成一间隙125。如图9所示，在本实施例中，还可以在所述间隙125内形成填充材料140，所述填充材料140的宽度为k2，可以小于光刻工艺的最小线宽，所述填充材料140的宽度最小可以达到一个原子层沉积厚度。所述填充材料140的材料可以为金属，例如金属铜或金属铝等，用于形成金属线例如互连金属线，实现纳米金属线。

较佳的，所述第一图案121’与所述第二图案130为相同厚度，即所述第一图案121’与所述第二图案130的上表面齐平，所述填充材料140为厚度大于宽度的直立线路，对应于所述缺口126的两相对侧边。具体的，对应于一个所述缺口126的两平行侧边的两个所述填充材料140(即位于同一所述第二区域10b内的两个所述填充材料140)，所述填充材料140更具体为并行向的直立线路，为穿过同一有源区并呈现微线宽且厚度增加的两平行字线，根据本发明的上述描述，并行线路以及两平行字线为本领域的普通技术人员可以理解的，在此不再赘述。

如图10所示，为本发明所提供的一种半导体器件1，在本实施例中，所述半导体器件1采用图2至图9为本发明一实施例的半导体器件的制备方法制备而成，所述半导体器件1包括：衬底100、多个第一图案121’、第一调整层131以及第二调整层132，所述衬底100具有多个第一区域10a以及多个第二区域10b，所述第一区域10a和第二区域10b间隔排列；多个所述第一图案121’形成于在所述衬底100上，一个所述第一图案121’位于一个所述第一区域10a上；所述第一调整层131形成于在所述衬底100上，所述第一调整层131图案化位于所述第二区域10b上，所述第一调整层131具有一覆盖所述第二区域10b并与所述第一图案121’产生一高度差的缺口126；所述第二调整层132形成于在所述第一调整层131上，所述第二调整层132填补所述缺口126，所述第二调整层132图案化位于所述第二区域10b上，所述第一调整层131与所述第二调整层132共同形成为多个第二图案130；其中，所述第一图案121’与所述第二图案130之间形成有一间隙125，所述间隙125的宽度是通过所述第一调整层131的厚度定义，所述第二调整层132的厚度h3仅小于所述第一图案121’的厚度h2在一个原子层沉积厚度(当所述第一调整层131的厚度h1为一个原子层沉积厚度，所述第二调整层132的厚度h3与第一调整层131的厚度h1之和为所述第一图案121’的厚度h2)。

在本实施例中，所述间隙125还形成有填充材料140，所述填充材料140的宽度为k2，可以小于光刻工艺的最小线宽，所述填充材料140的宽度最小可以达到一个原子层沉积厚度。所述填充材料140的材料可以为金属，例如金属铜或金属铝等，用于形成金属线例如互连金属线，实现纳米金属线。

在另一实施例中，在步骤s16中，去除在所述第一图案121’与所述第二图案130之间的所述第一调整层131时，对所述第一调整层131进行高选择比刻蚀，即对所述第一调整层131的刻蚀速率远大于对所述第一图案121’和所述第二调整层132的刻蚀速率，在刻蚀结束时，如图11所示，使得所述第一图案121’会略低于留下的第二调整层132。在后续的步骤中，当在所述间隙125内形成填充材料140后，可以通过掩膜等工艺进行平坦化，使得在不同所述间隙125内的填充材料140彼此隔离。

在本发明的上述实施例中，所述第一图案121’和第二图案130均为电介质层，所述填充材料140为金属，从而在电介质层中形成了金属线，在其它实施例中，所述制备方法还可以用于制备在其它膜层中图案，其具体实施步骤与思路和本发明的上述实施例相似，在本发明实施例的启示下，这一应用的延伸对本领域普通技术人员而言是易于理解和实现的，在此不再赘述。

综上，本发明提供一种半导体器件的制备方法包括：提供一衬底，所述衬底具有多个第一区域以及多个第二区域，所述第一区域和第二区域间隔排列；在所述衬底上形成多个第一图案，所述第一图案位于所述第一区域上；在所述衬底上形成一第一调整层，所述第一调整层顺从地覆盖所述第一图案的顶壁、侧壁以及所述衬底的第二区域，所述第一调整层具有一覆盖所述第二区域并与所述第一图案产生一高度差的缺口；在所述第一调整层上形成一第二调整层，所述第二调整层填补所述缺口；去除所述第一图案上方的第二调整层，使得所述第二调整层保留在所述第二区域上的部分图案化，残留的所述第二调整层与所述第二调整层下方的所述第一调整层共同形成为多个第二图案，所述第一图案侧壁的所述第一调整层隔离所述第一图案与所述第二图案，并且所述第一图案与所述第二图案之间的间距是通过所述第一调整层的厚度定义；去除在所述第一图案与所述第二图案之间的所述第一调整层。

在去除所述第一图案的侧壁上的第一调整层后，在所述第一图案和第二图案之间形成间隙，所述间隙的宽度小于所述第一图案之间的距离(即所述第二区域的特征尺寸)，有利于实现小尺寸图案的制备。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。