半导体器件的制造方法与流程

本发明涉及一种半导体器件的制造方法，该制造方法能够良好地应用于制造使用了例如sotb(silicononthinburiedoxide：薄埋氧化物上硅)衬底的半导体器件。

背景技术：

在日本特开2014-236097号公报(专利文献1)中记载了如下的技术，即，以使形成于soi(silicononinsulator：绝缘硅)衬底上部的soi层上的外延层覆盖与soi层相邻的元件隔离区域的上表面的端部的方式，以宽的宽度形成该外延层。

专利文献1：日本特开2014-236097号公报

sotb衬底由半导体衬底、形成于半导体衬底上的box(buriedoxide：掩埋氧化物)层及形成于box层上的soi层构成。但是存在如下的问题：box层和soi层的厚度各是例如10～20nm，因此，若在元件隔离部的与soi层的边界部形成有凹陷(divot)，则box层会变薄，在box层的端部发生电场集中的现象，box层的tddb(timedependentdielectricbreakdown：经时电介质击穿)特性变差。

技术实现要素：

本发明是鉴于上述问题而提出的，其目的在于提供一种能够提高半导体器件的可靠性的半导体器件的制造方法。

其他的问题和具有新创性的特征，通过本说明书的说明和附图变明朗。

一个实施方式的半导体器件的制造方法包括：准备soi衬底的工序；在soi层及box层形成了开口部之后在开口部下方的半导体衬底形成槽的工序；以及形成元件隔离部的工序，其中，上述soi衬底具有半导体衬底、半导体衬底上的box层、box层上的soi层，上述元件隔离部由被埋入至开口部和槽的内部的绝缘膜形成。该制造方法还包括：以抗蚀图案作为掩膜，以离子注入的方式向被元件隔离部包围的半导体衬底注入杂质，在半导体衬底形成阈值控制用的半导体区域的工序；在去除了抗蚀图案之后，在soi层上形成栅极绝缘膜的工序；以及在栅极绝缘膜上形成栅电极的工序。而且，上述抗蚀图案形成为覆盖元件隔离部的上表面及元件隔离部与soi层的边界。

根据一实施方式，能够提高半导体器件的可靠性。

附图说明

图1是示出实施方式1的半导体器件的制造工序的剖视图。

图2是示出接在图1之后的半导体器件的制造工序的剖视图。

图3是示出接在图2之后的半导体器件的制造工序的剖视图。

图4是示出接在图3之后的半导体器件的制造工序的剖视图。

图5是示出接在图4之后的半导体器件的制造工序的剖视图。

图6是示出接在图5之后的半导体器件的制造工序的剖视图。

图7的(a)和(b)是在进行阈值电压控制用离子注入时使用的抗蚀图案的俯视图。

图8是示出接在图6之后的半导体器件的制造工序的剖视图。

图9是示出接在图8之后的半导体器件的制造工序的剖视图。

图10是示出接在图9之后的半导体器件的制造工序的剖视图。

图11是示出接在图10之后的半导体器件的制造工序的剖视图。

图12是示出接在图11之后的半导体器件的制造工序的剖视图。

图13是示出接在图12之后的半导体器件的制造工序的剖视图。

图14是示出接在图13之后的半导体器件的制造工序的剖视图。

图15是示出接在图13之后的半导体器件的制造工序的俯视图。

图16是示出接在图14和图15之后的半导体器件的制造工序的剖视图。

图17是示出接在图16之后的半导体器件的制造工序的剖视图。

图18是示出接在图17之后的半导体器件的制造工序的剖视图。

图19是示出接在图18之后的半导体器件的制造工序的剖视图。

图20是示出接在图19之后的半导体器件的制造工序的剖视图。

图21是示出实施方式2的半导体器件的制造工序的剖视图。

图22的(a)和(b)是在进行阈值电压控制用离子注入时使用的抗蚀图案的俯视图。

图23是示出接在图21之后的半导体器件的制造工序的剖视图。

图24是示出接在图23之后的半导体器件的制造工序的剖视图。

图25是示出接在图24之后的半导体器件的制造工序的剖视图。

图26是示出接在图25之后的半导体器件的制造工序的剖视图。

图27是示出接在图26之后的半导体器件的制造工序的剖视图。

图28是示出接在图27之后的半导体器件的制造工序的剖视图。

图29是示出接在图28之后的半导体器件的制造工序的剖视图。

其中，附图标记说明如下：

bxbox层

cn连接孔

di凹陷(divot)

ep外延层

ge栅电极

gi栅极绝缘膜

h1氧化硅膜

h2氮化硅膜

hm硬掩膜图案

il层间绝缘膜

ml布线

n1第一n型区域

n2第二n型区域

nanmos形成区域

nsd源极/漏极

nv、nv1、nv2阈值电压控制区域

nwn型阱

p1第一p型区域

p2第二n型区域

papmos形成区域

pl插塞

ps多晶硅膜

psd源极/漏极

pv、pv1、pv2阈值电压控制区域

pwp型阱

rn1、rn2抗蚀图案

rp0、rp1、rp2抗蚀图案

s1氧化硅膜

s2、s3氮化硅膜

sb半导体衬底

sc硅化物层

slsoi层

sti元件隔离部

sw1、sw2侧壁

to氧化硅膜

tr隔离槽

具体实施方式

在以下的实施方式中，为了方便，在必要时，将本发明分为多个部分或者实施方式来进行说明，但是，除了特别明示了的情况之外，上述多个部分或者实施方式并非彼此没有关系，而是存在一者是另一者的一部分或者全部的变形例、详细内容、补充说明等关系。

另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了特别明示了的情况及在原理上明显被限定为特定的数等情况以外，并不限定于该特定的数，而是在特定的数以上或以下均可。

另外，在以下的实施方式中，该构成要素(也包括步骤等)除了特别明示了的情况及在原理上明显被认为是必须的等情况以外，当然不一定是必须的。

另外，在提到“由a构成”、“由a形成”、“具有a”、“包含a”时，除了特别明示了只有该要素的意思等的情况以外，当然不排除除此以外的要素。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示了的情况及认为在原理上明显不是这样等的情况以外，包含与该形状等实质上近似或者类似的形态等。这在上述数值及范围上也是同样的。

另外，在用于说明以下的实施方式的全部附图中，对具有同一功能的要素，原则上标注同一附图标记，并省略对其重复说明。另外，在剖视图及俯视图中，各部位的大小并非与实际器件相对应，为了方便理解附图，有时会相对放大显示特定的部位。另外，即使是剖视图，为了便于观察附图，有时也会省略阴影线，即使是俯视图，为了便于观察附图，有时也会添加阴影线。

以下，基于附图，详细地说明本实施方式。

(实施方式1)

使用图1～图20，按照工序的顺序来说明本实施方式1的半导体器件的制造方法。在本实施方式1中，作为半导体器件，举例示出了cmos(complementarymetaloxidesemiconductor：互补金属氧化物半导体)器件。将构成cmos器件的n沟道型的mosfet(metaloxidesemiconductorfieldeffecttransistor：金属氧化物半导体场效应晶体管)和p沟道型的mosfet(metaloxidesemiconductorfieldeffecttransistor)分别简称为nmos和pmos。

图1～图6、图8～图14及图16～图20是示出soi衬底上的cmos器件的制造工序的剖视图，在图中，用附图标记na表示的区域是形成有nmos的区域，用附图标记pa表示的区域是形成有pmos的区域。图7的(a)和(b)是在进行阈值电压控制用离子注入时使用的抗蚀图案的俯视图。图15是示出soi衬底上的cmos器件的制造工序的俯视图。

首先，如图1所示，准备在其上方层叠了box层bx和soi层sl的半导体衬底sb。半导体衬底sb是由单晶硅(si)形成的支承衬底。半导体衬底sb上的box层bx由例如氧化硅(sio2)形成，该box层bx的厚度是例如10～20nm左右。box层bx上的soi层sl由例如单晶硅(si)形成，该soi层sl的厚度例如是60nm左右，该soi层sl的电阻率例如是1～10ωcm左右。此外，soi层sl的厚度经过其后的工序会变薄。

在本申请说明书中，将半导体衬底sb、box层bx和soi层sl概括在一起称为soi衬底。另外，将半导体衬底sb的上表面被box层bx和soi层sl覆盖且形成有cmos器件的区域称为soi区域。

soi衬底能够按照例如以下的步骤来形成。能够通过simox(siliconimplantedoxide：硅注入氧化物)法形成soi衬底，在该simox中，首先，用高能量以离子注入的方式向由单晶硅(si)形成的半导体衬底的主面注入氧(o2)，通过其后的热处理使硅(si)与氧(o)结合，在比半导体衬底的主面略深的位置形成埋入氧化膜，。

另外，能够通过如下方法形成soi衬底：准备在主面形成了氧化硅膜的由单晶硅(si)形成的半导体衬底和另一张由单晶硅(si)形成的半导体衬底，在通过对隔着氧化硅膜的两张半导体衬底施加高温和压力而使它们粘着并贴合之后，对一张半导体衬底进行研磨而使其减薄，由此能够形成soi衬底。

接着，如图2所示，在soi层sl上依次沉积氧化硅膜h1和氮化硅膜h2。氧化硅膜h1的厚度例如是10～20nm左右，氮化硅膜h2的厚度例如是100nm左右。

接着，将用于形成元件隔离部的区域的氧化硅膜h1和氮化硅膜h2去除，形成由氧化硅膜h1和氮化硅膜h2形成的硬掩膜图案hm。接下来，通过以硬掩膜图案hm作为掩膜的干式蚀刻法，去除soi层sl和box层bx，进而，在半导体衬底sb形成隔离槽tr。

接着，如图3所示，采用例如cvd(chemicalvapordeposition：化学气相沉积)法，在soi衬底上，以将氧化硅膜to埋入隔离槽tr的内部的方式形成氧化硅膜to，然后，采用cmp(chemicalmechanicalpolishing：化学机械研磨)法对该氧化硅膜to的上表面进行研磨。

接着，如图4所示，用例如热磷酸去除氮化硅膜h2，通过使用了例如含有氟化氢(hf)的水溶液(以下，简称为氟酸)的湿式蚀刻法去除氧化硅膜h1。由此，形成了由被埋入隔离槽tr的内部的氧化硅膜to构成的元件隔离部sti，形成被box层bx和soi层sl覆盖的soi区域。

形成有元件隔离部sti的区域是将soi区域隔离的非活性区域。即，soi区域在俯视时的形状是通过被元件隔离部sti包围来规定的。

在采用湿式蚀刻法去除氧化硅膜h1时，被埋入至隔离槽tr内部的氧化硅膜to的表面也被蚀刻。因此，在元件隔离部sti的与soi层sl的边界部，换言之，在元件隔离部sti的上表面的端部处的soi层sl与氧化硅膜to的界面附近，氧化硅膜to被削掉而形成凹陷di。

这是因为，有时，元件隔离部sti的端部与元件隔离部sti的中央部相比，氧化硅膜to的密度低，另外，元件隔离部sti的端部位于氧化硅膜to容易通过湿式蚀刻被去除的位置的缘故。此外，凹陷di的上表面位于比soi层sl的上表面低，且比box层bx的上表面高的位置。

接着，如图5所示，通过离子注入法，经由soi层sl和box层bx，向nmos形成区域na的半导体衬底sb选择性地导入p型杂质，来形成p型阱pw。同样地，通过离子注入法，经由soi层sl和box层bx，向pmos形成区域pa的半导体衬底sb选择性地导入n型杂质，来形成n型阱nw。

接着，将用于控制阈值电压的杂质导入nmos形成区域na和pmos形成区域pa各自的半导体衬底sb。

首先，如图6所示，以覆盖pmos形成区域pa和元件隔离部sti的方式形成抗蚀图案rp1。图7的(a)示出抗蚀图案rp1的俯视图。在图7的(a)中，用虚线示出被抗蚀图案rp1覆盖的soi层sl的上表面的轮廓、即元件隔离部sti与soi层sl的边界。

以露出nmos形成区域na的soi层sl，且将在元件隔离部sti与soi层sl的边界部形成的凹陷di覆盖的方式形成有抗蚀图案rp1。实际上，在soi层sl的上表面，作为离子注入的保护膜而形成有薄绝缘膜。

具体地，在距元件隔离部sti(构成元件隔离部sti的槽部tr的侧面)与soi层sl的边界在soi层sl方向上0nm以上且5nm以下的范围内，以覆盖soi层sl上方的方式形成有抗蚀图案rp1。换言之，抗蚀图案rp1覆盖元件隔离部sti，在相对于元件隔离部sti与soi层sl的边界正交的方向上，在soi层sl上的该边界附近的抗蚀图案rp1的端部与该边界之间的距离是0nm以上且5nm以下。

接着，通过离子注入法，经由soi层sl和box层bx，向nmos形成区域na的半导体衬底sb(p型阱pw)选择性地导入p型杂质，来形成阈值电压控制区域pv。作为离子注入条件的一例，能够举出p型杂质是硼(b)、注入能量是20～40kev、投配(dose)量是10¹³～10¹⁴cm^-2的例子。

由于抗蚀图案rp1覆盖形成于元件隔离部sti与soi层sl的边界部的凹陷di，所以上述p型杂质不会以离子注入的方式注入至形成有凹陷di的氧化硅膜to。

接着，如图8所示，去除抗蚀图案rp1，用例如氟酸清洗元件隔离部sti和soi区域的上表面。由于上述p型杂质未以离子注入的方式注入至形成有凹陷di的氧化硅膜to，所以在进行上述清洗时，不会使形成有凹陷di的氧化硅膜to的蚀刻速率加快，凹陷di不容易变深。

接着，如图9所示，以覆盖nmos形成区域na和元件隔离部sti的方式形成抗蚀图案rn1。图7的(b)示出抗蚀图案rn1的俯视图。在图7的(b)中，用虚线示出被抗蚀图案rn1覆盖的soi层sl的上表面的轮廓、即元件隔离部sti与soi层sl的边界。

以露出pmos形成区域pa的soi层sl，且将在元件隔离部sti的与soi层sl的边界部形成的凹陷di覆盖的方式形成有抗蚀图案rn1。实际上，在soi层sl的上表面形成有作为离子注入的保护膜的薄绝缘膜。

具体地，抗蚀图案rn1被形成为在距元件隔离部sti(构成元件隔离部sti的槽部tr的侧面)与soi层sl的边界在soi层sl方向上0nm以上且5nm以下的范围内覆盖soi层sl上方。换言之，抗蚀图案rn1覆盖元件隔离部sti，在正交于元件隔离部sti与soi层sl的边界的方向上，在soi层sl上的该边界附近的抗蚀图案rn1的端部与该边界之间的距离是0nm以上且5nm以下。

接着，通过离子注入法，经由soi层sl和box层bx，将n型杂质选择性地导入pmos形成区域pa的半导体衬底sb(n型阱nw)，来形成阈值电压控制区域nv。作为离子注入条件的一例，能够举出n型杂质是砷(as)或者磷(p)、注入能量是60～90kev、投配量是10¹³～10¹⁴cm^-2的例子。

由于抗蚀图案rn1覆盖形成于元件隔离部sti与soi层sl的边界部的凹陷di，所以上述n型杂质不会以离子注入的方式注入至形成有凹陷di的氧化硅膜to。

接着，如图10所示，去除抗蚀图案rn1，用例如氟酸清洗元件隔离部sti及soi区域的上表面。由于上述n型杂质未以离子注入的方式注入形成有凹陷di的氧化硅膜to，所以在进行上述清洗时，不会使形成有凹陷di的氧化硅膜to的蚀刻速率加快，凹陷di不容易变深。

接着，如图11所示，采用例如热氧化法，在soi层sl的露出面形成由例如氧化硅(sio2)构成的栅极绝缘膜gi。栅极绝缘膜gi的厚度例如是2nm左右。此处，soi层sl在成膜时的厚度(初始膜厚)是60nm左右，然而通过形成及去除牺牲氧化膜(保护膜)等来调整soi层sl的厚度，成为10～20nm左右。

接着，采用例如cvd法，在soi衬底上方形成多晶硅膜ps。多晶硅膜ps的厚度例如是100nm左右。

接着，如图12所示，通过以抗蚀图案作为掩膜的干式蚀刻法来加工多晶硅膜ps，形成由多晶硅膜ps构成的栅电极ge。此时，通过多晶硅膜ps被蚀刻而露出的栅极绝缘膜gi和元件隔离部sti的氧化硅膜to的上表面也稍稍被蚀刻了一点儿。

其后，去除抗蚀图案，用例如氟酸清洗元件隔离部sti和soi区域的上表面。

在上述的阈值电压控制用的离子注入的工序中(参照图6～图10)，当阈值电压调整用的n型杂质或者p型杂质被以离子注入的方式注入至形成有凹陷di的氧化硅膜to时，在去除抗蚀图案后的清洗等处理中，会使形成有凹陷di的氧化硅膜to的蚀刻速率加快，致使凹陷di容易变深。

若凹陷di变深，则由于soi层sl的厚度很薄，所以凹陷di有可能到达box层bx。即，凹陷di的上表面有时会比box层bx的上表面低。在这种情况下，由于box层bx的厚度为10～20nm左右，很薄，所以在box层bx的端部容易发生电场集中，致使产生tddb特性变差。

但是，在本实施方式1中，在上述的阈值电压控制用的离子注入的工序中(参照图6～图10)，阈值电压调整用的n型杂质或者p型杂质未以离子注入的方式被注入至形成有凹陷di的氧化硅膜to。因此，在去除抗蚀图案后的清洗等处理中，不会使形成有凹陷di的氧化硅膜to的蚀刻速率加快，凹陷di不容易变深。

因此，由于凹陷di不会到达box层bx，所以凹陷di的上表面能够维持在比box层bx的上表面高的位置。由此，在box层bx的端部不容易发生电场集中，能够防止tddb特性变差。

接着，如图13所示，在soi衬底上方采用例如cvd法依次沉积氧化硅膜s1和氮化硅膜s2。接下来，以氧化硅膜s1作为遮挡层，对氮化硅膜s2选择性地进行各向异性蚀刻之后，用例如使用氟酸的湿式蚀刻法将露出的氧化硅膜s1去除。由此，在栅电极ge的侧面形成由氧化硅膜s1及氮化硅膜s2构成的侧壁sw1。

接着，如图14所示，采用例如选择外延生长法，在露出的soi层sl上方，选择性地形成由硅(si)或者硅锗合金(sige)构成的层积单晶层(以下，称为外延层)ep。外延层ep的厚度例如是30nm左右。

外延生长是通过使用例如批量式的纵型外延生长装置，在作为反应室的炉内处理配置有多个半导体衬底的舟皿来进行的。此时，向炉内供给例如硅烷(sih4)气体来作为成膜气体，并且供给氯(cl)原子含有气体来作为蚀刻气体，由此进行外延生长。能够使用例如盐酸(hcl)气体或者氯(cl)气等作为蚀刻气体的氯(cl)原子含有气体。

上述成膜气体是主要构成外延层ep的硅(si)原子含有气体。另外，上述蚀刻气体是为了防止元件隔离部sti的上表面被过度形成的外延层ep覆盖而使用的气体。也就是，进行外延生长并且使用蚀刻气体，由此防止外延层ep形成得过度大。

但是，如图14及图15所示，外延层ep从soi层sl的上表面的端部向与该端部相邻的元件隔离部sti方向溢出。即，外延层ep不仅形成于soi层sl的正上方，还较宽的宽度形成为蹬上元件隔离部sti的端部的上表面(包含凹陷di的上表面)。因此，外延层ep以埋入凹陷di的方式形成。

在图15中，用虚线示出被外延层ep覆盖的soi层sl的上表面的轮廓、即元件隔离部sti与soi层sl的边界。

接着，如图16所示，以覆盖soi衬底上方的方式形成抗蚀图案rp0，采用例如干式蚀刻法选择性地将形成于从抗蚀图案rp0露出的元件隔离部sti的端部的上表面(包含凹陷di的上表面)的外延层ep去除。

在形成了埋入凹陷di的外延层ep的状态下，若向外延层ep施加电压，则在box层bx的端部容易发生电场集中，发生tddb特性变差。

但是，在本实施方式1中，由于将埋入至凹陷di的外延层ep去除，所以在box层bx的端部没有被施加电场。因此，即使在凹陷di的上表面比box层bx的上表面低的情况下，也能够防止tddb特性变差。

接着，如图17所示，去除了抗蚀图案rp0之后，以离子注入的方式向nmos形成区域na的外延层ep和该外延层ep的下方的soi层sl注入n型杂质，自对准地形成用于构成nmos的源极/漏极中的一部分的相对高浓度的第一n型区域n1。

同样地，以离子注入的方式向pmos形成区域pa的外延层ep和该外延层ep的下方的soi层sl注入p型杂质，自对准地形成用于构成pmos的源极/漏极中的一部分的相对高浓度的第一p型区域p1。

此外，形成第一n型区域n1和第一p型区域p1的工序也可以在以后的图19所示的硅化物形成工序的前一步进行。

接着，如图18所示，在选择性地去除氮化硅膜s2之后，以离子注入的方式向nmos形成区域na的soi层sl注入n型杂质，自对准地形成用于构成nmos的源极/漏极中的另一部分且相对比第一n型区域n1的浓度低的第二n型区域n2。

同样地，以离子注入的方式向pmos形成区域pa的soi层sl注入p型杂质，自对准地形成用于构成pmos的源极/漏极中的另一部分且相对比第一p型区域p1的浓度低的第二p型区域p2。

其后，通过热处理来使以离子注入的方式被注入的n型杂质和p型杂质活化并扩散，由此形成由第一n型区域n1和第二n型区域n2构成的nmos的源极/漏极nsd，并形成由第一p型区域p1和第二p型区域p2构成的pmos的源极/漏极psd。

接着，如图19所示，在soi衬底上沉积了氮化硅膜s3之后，对氮化硅膜s3选择性地进行各向异性蚀刻，在栅电极ge的侧面由氧化硅膜s1及氮化硅膜s3形成侧壁sw2。

此外，此处，也可以进行形成上述的第一n型区域n1和第一p型区域p1的工序，进行采用热处理的活化。

接着，在soi衬底上沉积了金属膜例如镍膜之后进行热处理，使镍(ni)与构成栅电极ge的多晶硅(si)及构成外延层ep的单晶硅(si)反应，形成硅化物层sc。接下来，用例如盐酸(hcl)与过氧化氢(h2o2)的混合水溶液去除了未反应的镍(ni)之后，还进行热处理，来控制硅化物层sc的相位。

由此，在栅电极ge的上表面和外延层ep(源极/漏极nsd、psd)的上表面，形成低电阻的硅化物层sc。

接着，如图20所示，在soi衬底上沉积层间绝缘膜il，使层间绝缘膜il的上表面变平坦。

接着，在层间绝缘膜il形成了到达栅电极ge和源极/漏极nsd、psd等的连接孔cn之后，向连接孔cn的内部埋入插塞pl。插塞pl是通过将例如由钛(ti)构成的阻挡层和由钨(w)构成的导体层以埋入连接孔cn的内部的方式形成于层间绝缘膜il上之后，对层间绝缘膜il上的阻挡层和导体层进行研磨，由此形成于连接孔cn的内部。

接着，在soi衬底上沉积了金属膜、例如铝膜或者铜膜之后，通过加工金属膜来形成与插塞pl电连接的布线ml。

通过以上的工序，cmos器件大致完成。

如此，根据本实施方式1，由于形成于元件隔离部sti的上表面的端部的凹陷di没有形成为到达box层bx那么深，并且在凹陷di没有形成外延层ep，所以在box层bx的端部不容易发生电场集中，能够防止box层bx的tddb特性变差。由此，能够提高半导体器件的可靠性。

此外，在本实施方式1中例示了具有凹陷di没有形成为到达box层bx那么深，并且在凹陷di没有形成外延层ep这两个特征的cmos器件。但是，即使是具有凹陷di没有形成为到达box层bx那么深这样的特征的cmos器件，或者是具有在凹陷di没有形成外延层ep这样的特征的cmos器件，由于它们各自的box层bx的端部的电场集中问题得到缓解，所以也能够防止box层bx的tddb特性变差。

即，采用针对图6～图10所示的离子注入的解决方案和图16所示的选择性地去除外延层ep的解决方案这两方的效果最好，但其中任一种解决方案均能够防止tddb特性变差。

(实施方式2)

本实施方式2与上述的实施方式1的不同点是，将用于控制阈值电压的杂质导入nmos形成区域na和pmos形成区域pa各自的半导体衬底sb的方法。以下，主要是针对与上述的实施方式1的不同点进行说明。

使用图21～图29，按照工序的顺序来说明采用本实施方式2的半导体器件的制造方法。图21和图23～图29是示出soi衬底上的cmos器件的制造工序的剖视图，在图中，用附图标记na表示的区域是用于形成nmos的区域，用附图标记pa表示的区域是用于形成pmos的区域。图22中的(a)和(b)是在进行阈值电压控制用离子注入时使用的抗蚀图案的俯视图。

首先，与上述的实施方式1所记载的制造过程同样地，在soi衬底形成元件隔离部sti，还在nmos形成区域na形成p型阱pw，在pmos形成区域pa形成n型阱nw。

接着，将用于控制阈值电压的杂质导入nmos形成区域na和pmos形成区域pa各自的半导体衬底sb(p型阱pw、n型阱nw)。

首先，如图21所示，以覆盖pmos形成区域pa和元件隔离部sti的方式形成抗蚀图案rp2。图22的(a)示出抗蚀图案rp2的俯视图。在图22的(a)中，用虚线示出被抗蚀图案rp2覆盖的soi层sl的上表面的轮廓、即元件隔离部sti与soi层sl的边界。

抗蚀图案rp2形成为露出nmos形成区域na的soi层sl的中央部，且将形成于元件隔离部sti的与soi层sl的边界部的凹陷di覆盖。实际上，在soi层sl的上表面，作为离子注入的保护膜而形成有薄绝缘膜。

具体地，抗蚀图案rp2被形成为在距元件隔离部sti(构成元件隔离部sti的槽部tr的侧面)与soi层sl的边界在soi层sl方向上离开5nm以上的范围内覆盖soi层sl上方。换言之，抗蚀图案rp2覆盖元件隔离部sti，在与元件隔离部sti与soi层sl的边界正交的方向上，soi层sl上方的该边界附近的抗蚀图案rp2的端部与该边界之间的距离是5nm以上。

接着，采用以抗蚀图案rp2作为掩膜的离子注入法，沿垂直于半导体衬底sb的主面的方向导入p型杂质，经由soi层sl和box层bx，在nmos形成区域na的半导体衬底sb(p型阱pw)选择性地形成阈值电压控制区域pv1。

通过不向抗蚀图案rp2正下方的半导体衬底sb以离子注入的方式注入p型杂质，使得p型杂质没有以离子注入的方式被注入至形成有凹陷di的氧化硅膜to。此外，此处，p型杂质以离子注入的方式沿垂直于半导体衬底sb的主面的方向被注入，但是并不限定为垂直方向，也可以沿相对于半导体衬底sb的主面倾斜的方向以离子注入的方式注入p型杂质。

接着，如图23所示，采用以抗蚀图案rp2作为掩膜的离子注入法，沿相对于半导体衬底sb的主面倾斜的方向导入p型杂质，经由soi层sl和box层bx，在nmos形成区域na的半导体衬底sb(p型阱pw)选择性地形成阈值电压控制区域pv2。如图22的(a)中的箭头所示，使注入角度倾斜并从4个方向以离子注入的方式注入p型杂质，由此能够将p型杂质均匀地导入soi区域的端部。

此处，通过使注入角度倾斜，将p型杂质以离子注入的方式注入至抗蚀图案rp2正下方的半导体衬底sb(p型阱pw)。

因此，通过图21所示的第一次p型杂质的离子注入和图23所示的第二次p型杂质的离子注入，在box层bx下的半导体衬底sb(p型阱pw)形成有实质上具有均匀的杂质浓度的阈值电压控制区域pv。只要能够形成实质上具有均匀的杂质浓度的阈值电压控制区域pv，则第一次p型杂质的离子注入条件和第二次p型杂质的离子注入条件可以相同，或者，也可以不同。

如此，用抗蚀图案rp2可靠地覆盖凹陷di，由此能够抑制以离子注入的方式向形成有凹陷di的氧化硅膜to注入p型杂质。即使在如这样的情况下，由于通过从倾斜方向以离子注入的方式注入p型杂质，而在抗蚀图案rp2正下方的半导体衬底sb也被导入了p型杂质，所以能够形成具有期望的浓度和深度的阈值电压控制区域pv。

接着，如图24所示，去除抗蚀图案rp2，用例如氟酸清洗元件隔离部sti和soi区域的上表面。由于p型杂质未以离子注入的方式注入至形成有凹陷di的氧化硅膜to，所以在进行上述清洗时，不会使形成有凹陷di的氧化硅膜to的蚀刻速率加快，凹陷di不容易变深。

接着，如图25所示，形成抗蚀图案rn2以覆盖nmos形成区域na和元件隔离部sti。图22的(b)示出抗蚀图案rn2的俯视图。在图22的(b)中，用虚线示出被抗蚀图案rn2覆盖的soi层sl的上表面的轮廓、即元件隔离部sti与soi层sl的边界。

抗蚀图案rn2被形成为，露出pmos形成区域pa的soi层sl(实际上，在soi层sl的上表面形成有薄绝缘膜)的中央部，并且覆盖形成于元件隔离部sti的与soi层sl的边界部的凹陷di。

具体地，抗蚀图案rn2被形成为在距元件隔离部sti(构成元件隔离部sti的槽部tr的侧面)与soi层sl的边界在soi层sl方向上离开5nm以上的范围内覆盖soi层sl上方。换言之，抗蚀图案rn2覆盖元件隔离部sti，在与元件隔离部sti与soi层sl的边界正交的方向上，soi层sl上方的该边界附近的抗蚀图案rn2的端部与该边界之间的距离在5nm以上。

接着，采用以抗蚀图案rn2作为掩膜的离子注入法，沿垂直于半导体衬底sb的主面的方向导入n型杂质，经由soi层sl和box层bx，在pmos形成区域pa的半导体衬底sb(n型阱nw)选择性地形成阈值电压控制区域nv1。

通过不向抗蚀图案rn2正下方的半导体衬底sb以离子注入的方式注入n型杂质，使n型杂质不会以离子注入的方式被注入至形成有凹陷di的氧化硅膜to。此外，此处，n型杂质是沿垂直于半导体衬底sb的主面的方向以离子注入的方式被注入的，但是并不限定于垂直方向，也可以是沿相对于半导体衬底sb的主面倾斜的方向以离子注入的方式注入n型杂质。

接着，如图26所示，采用以抗蚀图案rn2作为掩膜的离子注入法，沿相对于半导体衬底sb的主面倾斜的方向导入n型杂质，经由soi层sl和box层bx，在pmos形成区域pa的半导体衬底sb(n型阱nw)选择性地形成阈值电压控制区域nv2。如图22的(b)中的箭头所示，使注入角度倾斜并从4个方向以离子注入的方式注入n型杂质，由此能够将n型杂质均匀地导入soi区域的端部。

此处，使注入角度倾斜，由此将n型杂质以离子注入的方式注入至抗蚀图案rn2正下方的半导体衬底sb(n型阱nw)。

因此，通过图25所示的第一次n型杂质的离子注入和图26所示的第二次n型杂质的离子注入，在box层bx下的半导体衬底sb(n型阱nw)形成具有实质上均匀的杂质浓度的阈值电压控制区域nv。只要能够形成具有实质上均匀的杂质浓度的阈值电压控制区域nv，则第一次n型杂质的离子注入条件和第二次n型杂质的离子注入条件可以相同，或者，也可以不同。

如此，用抗蚀图案rn2可靠地覆盖凹陷di，由此能够抑制n型杂质以离子注入的方式被注入至形成有凹陷di的氧化硅膜to。即使在如这样的情况下，由于通过从倾斜方向以离子注入的方式注入n型杂质，在抗蚀图案rn2正下方的半导体衬底sb也被导入了n型杂质，所以能够形成具有期望的浓度和深度的阈值电压控制区域nv。

接着，如图27所示，去除抗蚀图案rn2，用例如氟酸清洗元件隔离部sti和soi区域的上表面。由于n型杂质未以离子注入的方式注入至形成有凹陷di的氧化硅膜to，所以在进行上述清洗时，不会使形成有凹陷di的氧化硅膜to的蚀刻速率加快，凹陷di不容易变深。

接着，与上述的实施方式1同样地，如图28所示，形成由氧化硅(sio2)构成的栅极绝缘膜gi，还形成由多晶硅(si)构成的栅电极ge。

在本实施方式2中，在上述的阈值电压控制用的离子注入的工序中(参照图21～图27)，阈值电压调整用的n型杂质或者p型杂质未以离子注入的方式注入至形成有凹陷di的氧化硅膜to。因此，在去除抗蚀图案之后的清洗等处理中，不会使形成有凹陷di的氧化硅膜to的蚀刻速率加快，凹陷di不容易变深。

因此，由于凹陷di不会到达box层bx，所以凹陷di的上表面能够维持在比box层bx的上表面高的位置。由此，在box层bx的端部不容易发生电场集中，能够防止tddb特性变差。

其后，与上述的实施方式1同样地，如图29所示，形成源极/漏极nsd、psd、硅化物层sc、插塞pl及布线ml等，由此cmos器件大致完成。

如此，根据本实施方式2，由于形成于元件隔离部sti的上表面的端部的凹陷di没有形成为到达box层bx那么深，所以在box层bx的端部不容易发生电场集中，能够防止box层bx的tddb特性变差。由此，能够提高半导体器件的可靠性。

此外，如在上述的实施方式1已经说明的那样，在本实施方式2的半导体器件的制造过程中，也可以实施将形成于凹陷di的外延层ep选择性地去除的工序。由此，box层bx的端部的电场集中得到进一步缓解，能够更加防止box层bx的tddb特性变差。

以上，基于实施方式，具体地说明了本发明的发明人作出的发明，然而本发明当然并不限定于上述实施方式，而是在不脱离其主旨的范围内能够进行各种各样的变更。